用于双母线微机系统的延迟高速存贮器写操作启动电路技术方案

在－８０３８６／８２３８５微计算机系统中，８２３８５对非高速存取存贮器部件提出的定时要求比８０３８６对非高速存取存贮器部件的定时要求严格。本发明专利技术按８２３８５的高速存贮器写启动（ＣＷＥ）信号工作，而当发生读未命中的情况时将这些信号加以延迟。ＣＷＥ信号的延迟放宽了施加于非高速存取存贮器部件的定时要求，同时又不影响读未命中操作中的等待状态参数。（*该技术在2009年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是关于一具有高速存贮器子系统的多母线微型计算机系统，更具体说是关于对其的一种改进，以提高时慢速存贮器部件的容许度，使得在高速存贮器读操作未命中时能不影响等待状态参考。有关80386的基本信息、它的特性及其在包含有高速存贮器子系统的微机系统中的应用，在Intel公司的“80386简介”(1986年4月)和“80386硬件参改手册”(1986)中有介绍。82385的特性和运行性能在Intel刊物“82385高性能32位高速存贮器控制器”(1987)中有说明。在微机系统中，也像其他计算机系统中一样，运行速度是一个重要指标，大多数情况下均需将它与系统成本进行权衡。许多起先被采用来提高大型计算机和小型计算机运行速度的特殊措施，现在正引用到微机系统中来。其中就包括高速存贮器子系统。采用高速存贮器子系统就必然要形成多母线计算机结构。具体点说就是，在一个带有高速存贮器子系统的微处理机中，一第一母线(为方便起见称之为CPU本地母线)特该微处理机(例如80386)一高速存贮器控制单元(它可以包含有82385高速存贮器控制器)和一用作高速存贮器的随机存取存贮器相互连接起来。此CPU本地母线可能通过一缓存器连接到另一母线系统(为方便称之为系统母线)。其它的部件，例如主存，I/O设备、ROM等，可以直接或间接连接到该系统母线上。采用高速存贮器子系统的主要原因在于，通过将所需信息存放在高速存贮器子系统中而让处理机按照高速存贮器子系统执行读操作来提高存贮器操作速度。高速存贮器子系统一般在速度上都优于主存。如果对存贮器的访问能仅限于对高速存贮器子系统进行，那么处理机就无需访问系统母线，这就大大减轻子系统母线的负担，使其能被用来作其他如I/O、DMA等的操作。这是带有高速存贮器子系统的微机系统的另一优点。为保持所需执行的各种操作顺序进行，所有操作都被分为许多称作时钟状态的时间单元。在一采用例如说80386处理机和82385一高速存贮器控制器的微机系统中，最快的存贮器操作需要两个时钟周期，每一个含两个时钟状态。其他需要大于四个时钟周期的操作被看作是具有一等待状态数，此等待状态数等于该操作所需的时钟周期与最小的两个时钟周期之差(这两时钟周期也被叫做零等待状态)。因为操作速度是一次重要指标，所以在可行的条件下能保证操作符合于零等待状态操作，自然较之一或二个等待状态的操作要优越，等等。高速存贮器存取就是一种零等待状态操作的操作型式。尽管希望尽可能多的存贮器访问操作以高速存贮器子系统来处理，但自然有时也必定要对主存进行访问的。运用高速存贮器子系统的一条原则就是，在读未命中的情况下，亦就是说，进行该操作时发现所需信息不在高速存贮器子系统中，这时立即将由主存读出的信息写入高速存贮器子系统。利用这一原则，在此之后读取该信息就可对高速存贮器子系统进行(除非已被写满)，而使得下面的对同一信息的存取就无需再访问主存。因此，在读未命中的情况下，需进行两个操作(1)访问主存读取所需信息以便其能为处理机应用;(2)将刚由主存读得的信息写入高速存贮器子系统。82385的技术要求中的一个独特之处就是，在读未命中的情况下，由主存取得的这一欲访问的信息必定在其成为可由处理器应用之前再写入高速存贮器子系统。此芯片的制造厂认识到这种情形，并建议采用两种可行的方案之一即或者选择速度是够快的主存贮器以使得在固定的等待状态操作所需的时间之内完成数据存取并使其能为82385所应用;或者按需要增加额外的等待状态来增大正常所需的操作周期的长度。虽然这两个方案都是可实现的，但第一方案使系统成本增加，因为要求能满足对82385所必需的定时技术指标的高速存贮器十分昂贵;而第二方案因要增加一个或更多的等待状态而使任一读未命中的操作都要延长。因此，本专利技术的目的就是要消除作这一选择的必须性，以便能改善系统对使用较低速度存贮器部件的宽容程度但又不影响读未命中操作的等待状态参数。本专利技术为达到上述及其他目的，提出了一种逻辑电流，在发生读操作未命中的情况时有选择地延迟高速存贮器写操作的启动信号。详细地说、此逻辑电路包含有检测读操作未命中情况的装置。当一系统母线读信号(BUSRD)有效时以及一高速存贮器写操作启动信号(CWE)也有效时，即指出为读未命中情况。此逻辑电路还包括一能响应82385所发生的高速存贮器写启动信号(CWE)输出，用于在检测到读未命作运行情况时延迟该高速存贮器写启动信号作用的装置。在将加以讨论的本专利技术的一个具体实施方案中，高速存贮器子系统是一两组相联的高速存贮器，即包括有两个存贮器库。82385为每一存贮器库产生各自有效的高速存贮器写启动信号。82385除芯片选择信号(CS0，CS1，CS2及CS3)外还产生一高速存贮器锁存启动信号(CALEN)。与本专利技术相适应的该逻辑电路处理这些高速存贮器写启动信号，就是处理存贮器库A和B两者的高速存贮器写启动信号。当检测到一读未命中操作时，两个(高速存贮器写启动)门电路之一单独为高速存贮器写启动信号中起作用的一个(针对库A或库B)所打开。此逻辑电路检测起作用的BUSRD，而且响应该高速存贮器写启动信号中所欲启动哪一个(库A或库B)的特定信号。逻辑电路延迟高速存贮器写启动信号中起作用的一个，并在提供此被选出的延迟后，立即打开门电路中适用于欲写入高速存贮器库的那一个。本专利技术的这一逻辑电路还包括有多个缓存器，每一个针对CALEN、CS0、CS1、CS2和CS3中的一个信号，这些信号分别通过各自相应的缓存器连接到高速存贮器子系统。这样，在发生读未命中操作时，相应的写启动信号就被延迟。这些缓存器为CALEN、CS0、CS1、CS2和CS3信号提供相当于由高速存贮器写启动门电路所加入的延迟的等值门延迟。在高速存贮器写启动信号成为有效的情况下(例如执行与读未命中情况无关的高速存贮的写操作)，该逻辑电路自然不会检测到读未命中的情形，因而逻辑电路就不会使高速存贮器写起动信号延迟。但是，与之连接的门电路仍然对此信号施加门延迟，向缓存器系统相应的CALEN、CS0、CS1、CS2和CS3信号加以基本相等的延迟。因此，本专利技术的特色是提出一种完善了的80386/82385高速存贮器多母线微机系统，此系统能有选择地延迟跟随着读未命中后出现的高速存贮器写操作信号，以此来改善对较低速的存贮器部件的容许程度而不致带来对读未命中操作的等待状态参数的不良影响。所说的微机系统包含有一包括所述82385高速存贮器控制器、一高速存贮器和一将所述82385高速存贮器控制器和所述高速存贮器连接到-80386处理机的本地母线;和响应因读操作未命中向引起的高速存贮器写的条件来有选择地延迟高速存贮器写启动信号的延迟逻辑装置，所有的延迟逻辑装置包含有(a)可编程矩阵逻辑装置，其输入端耦合到所述82385高速存贮器控制器发出的写启动信号，随一母线读信号的发生作用向在一写启动信号端产生被延迟的写启动信号;(b)一第一逻辑门电路，其第一输入端响应所述82385发生的所述写启动信号，第二输入端与所述写启动信号端相耦合，输出端则连接到所述高速存贮器的一写启动端。附图说明图1为采用本专利技术的一典型微机系统的整体三维视图;图2为采用本专利技术的一典型微机系统主要部件的明细方块图;图3为本专利技术中的本文档来自技高网...

【技术保护点】
一多母线微型计算机系统，包括有：由一ＣＰＵ本地母线连接起来的一８０３８６处理机和一高速存贮器子系统，所述高速存贮器子系统由一８２３８５高速存贮器控制器和一高速存贮器组成；和将所述８２３８５高速存贮器控制器发出的写启动信号送往所述高速 存贮器的逻辑装置，所述逻辑装置包含有：ａ）．延迟逻辑装置，能响应因读未命中而引起的高速存贮器写操作的情况并能响应８２３８５高速存贮器控制器发送的写启动输出信号，还具有一写启动信号端，所述延迟逻辑装置用于在所述写启动信号端上产生一被延迟的 写启动信号；ｂ）一逻辑门电路，其第一输入端连接到所述８２３８５高速存贮器控制器的所述写启动输出，第二输入端连接到所述写启动信号端，而其输出端连接到所述高速存贮器的写启动输入端。

【技术特征摘要】
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【专利技术属性】
技术研发人员：拉尔夫默里比哥，帕特里克莫里斯布兰特，麦克爱德娃蒂尔，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]