有选择地寄存写操作周期的方法和装置制造方法及图纸

本发明专利技术提出了兼容性的逻辑装置。以一地址译码器来对ＣＰＵ本地母线上所认定的地址的标志部分进行译码，来确定所认定的地址是处于规定可作高速存取装置的地址范围之内还是之外。任一可作高速存取的装置都限定为３２位宽，从而只允许对可作高速存取的装置进行寄存写操作。对非高速存取装置的写操作周期禁止作寄存操作。（*该技术在2009年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是关于微型计算机系统，特别是有关采用有高速存贮器子系统和包括用以有选择地寄存写操作周期的装置的82385高速存贮器控制器的微机系统。微机系统中应用高速存贮器子系统在运行性能上有许多吸引人的优点。采用高速存贮器子系统的微机系统实际上是一种双母线微型机。CPU和高速存贮器子系统通过一个可以称之为CPU本地母线连接在一起。除此CPU本地母线之外，还有一个系统母线，它可用于连接如I/O单元、附加存贮器等的其它装置。高速存贮器子系统的存在使得当所需信息系存在于高速存贮器子系统中时，不必再经由系统母线来进行任何读存贮器访问。但是，因为并非全部所需信息都要存于高速存贮器子系统中，通常总是要对高速存贮器子系统和存贮器两方面都进行写操作的，因此，在系统母线和CPU本地母线之间自然必须有一定的联系。在借助锁存缓冲器实现两者间的连接时，还可能带来特别像寄存写操作这样的一些额外的优点。具体一点说，任一写操作都必须要访问存贮器(它并不处于CPU本地母线之上)。作此写访问的信息(数据和地址)开始时被置于可用于写高速存贮器子系统的CPU本地母线上。由于CPU本地母线和系统母线之间是由锁存缓冲器接口本文档来自技高网...

【技术保护点】
一微型计算机系统，设有：一连接一ＣＰＵ和一高速存贮器子系统的ＣＰＵ本地母线，所述ＣＰＵ具有根据在一写操作完成前接收剂的－ＣＰＵ就绪信号寄存写操作的装置；连接一随机存取存贮器和多个可寻址功能单元的系统母线装置，所述系统母线装置在一写操 作完成时反回一就绪信号；双向耦合所述系统母线和所述ＣＰＵ本地母线的装置；以及有选择地防止被寄存写操作的逻辑装置，其特征在于所述逻辑装置包含有：ａ）连接到所述ＣＰＵ本地母线的地址母线部分的地址译码器装置，用以产生一信号指明所认定的 所述ＣＰＵ本地母线上的一个地址是与所述高速存贮器子系统相关的地址是围之外的地址；和ｂ）响应于所述的在...

【技术特征摘要】
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【专利技术属性】
技术研发人员：罗尔弗木瑞贝根，帕特里克莫里斯布兰德，马克爱德华迪安，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]