有选择地寄存写操作周期的方法和装置制造方法及图纸

本发明专利技术提出了兼容性的逻辑装置。以一地址译码器来对ＣＰＵ本地母线上所认定的地址的标志部分进行译码，来确定所认定的地址是处于规定可作高速存取装置的地址范围之内还是之外。任一可作高速存取的装置都限定为３２位宽，从而只允许对可作高速存取的装置进行寄存写操作。对非高速存取装置的写操作周期禁止作寄存操作。（*该技术在2009年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术是关于微型计算机系统，特别是有关采用有高速存贮器子系统和包括用以有选择地寄存写操作周期的装置的82385高速存贮器控制器的微机系统。微机系统中应用高速存贮器子系统在运行性能上有许多吸引人的优点。采用高速存贮器子系统的微机系统实际上是一种双母线微型机。CPU和高速存贮器子系统通过一个可以称之为CPU本地母线连接在一起。除此CPU本地母线之外，还有一个系统母线，它可用于连接如I/O单元、附加存贮器等的其它装置。高速存贮器子系统的存在使得当所需信息系存在于高速存贮器子系统中时，不必再经由系统母线来进行任何读存贮器访问。但是，因为并非全部所需信息都要存于高速存贮器子系统中，通常总是要对高速存贮器子系统和存贮器两方面都进行写操作的，因此，在系统母线和CPU本地母线之间自然必须有一定的联系。在借助锁存缓冲器实现两者间的连接时，还可能带来特别像寄存写操作这样的一些额外的优点。具体一点说，任一写操作都必须要访问存贮器(它并不处于CPU本地母线之上)。作此写访问的信息(数据和地址)开始时被置于可用于写高速存贮器子系统的CPU本地母线上。由于CPU本地母线和系统母线之间是由锁存缓冲器接口的，因而可将该同一数据锁存进此缓冲器中。一旦当此信息被锁存到缓存器之后，就不再需要CPU的驱动了。由此，被寄存的写操作周期依赖于此时作存贮器写操作的地址和数据信息可由锁存缓冲器中取得这一事实。实现这种写操作周期无需CPU参与。这样，在一“被寄存的”写当中，写操作周期所涉及的数据和地址被锁存进联接CPU本地母线和系统母线的缓冲器，此后CPU即可继续启动下面的操作过程。然后高速存贮器控制系统(包含高速存贮器控制器)即可监控写存贮器的完成。包括有一80386处理机和-82385高速存贮器控制器的微机系统被安排来完全按这种格式利用被寄存的写操作。80386及其产生的信号见Intel公司的“80386及80386数据表介绍”(1986年4月)中的说明。80385高速存贮器控制器及其所产生信号见“82385高性能32位高速存贮器控制器”(1987年7月)中的说明，该说明书可由Intel公司获得。80386的另一具有吸引力的特点是其能以所谓的动态母线调整运行的能力。80386是标称32位的装置，就是说其数据母线为32位宽。动态母线调整是指80386处理机不仅能配合32位的装置(存贮器，I/O等)而且能配合不具备32位容量的装置(即不能在单一操作周期传送32位数据的装置)协同运行。例如说，有各种各样的16位的存贮器和/或I/O装置，它们在一给定操作周期均不能传送超过16位的数据。而且还有8位的I/O、存贮器和其他装置。这样的装置在一给定操作周期只能传送8位的数据。80386包括有针对BS16信号的措施。当认定了这一信号时，会得出下述结果。在80386已经形成了一32位的操作周期的情况下，亦就是说它已经形成或者准备要接收32位的数据，BS16信号的确认则向80386指明它将不同32位的装置协作运行。在一32位的操作周期当中，BS16信号的认定将自动地启动一第二操作周期的产生。通常，任一16位装置均被安排为传送32位数据母线中予定的一组16位。在因BS16信号的出现而产生的第二操作周期内，80386将使在第一操作周期中不是予定组数据位内的一组16位数据置于一组与予定组的16位相连接的16根予定的数据线上，从而，在此二操作周期中的第一个周期中，16位的装置将传输32位数据空间的某一组16位。在第二操作周期中，此16位装置将传输数据的另外16位，这样两个16位的操作周期同来传送32位。但是，在被寄存写操作周期与动态母线调整间存在一种不协调性。这一不协调性是由下述原因造成的。假定80386产生一被寄存的写操作。此被寄存写操作周期的数据和地址被锁存在CPU本地母线和系统母线之间的接口缓存器中。虽然此写操作周期尚未完成，仍将一个就诸信号送回到80386。这模拟该操作过程的完毕，而使80386能启动以下的操作。由于BS16信号(它被送回到80386来指明与其协同运行的装置的大小)是由此装置产生的，该信号要到装置识别了它的地址后才会产生。进一步假定，为之指定被寄存写操作周期的该装置实际上是一16位的装置，在BS16信号被送到8036之前，它已经超过了这一操作而在进行下面的操作之中。因此，80386就不能产生第二个为该16位装置所需要的操作周期。由此，本专利技术的目的就是有选择地寄存写操作周期。由于被寄存写操作周期是以原先对80386产生的就绪信号加以识别的，本专利技术设置的逻辑电路只有在适用于被寄存的写时才对80386产生就绪信号。与本专利技术相对应地，所有能与80386相互配合的装置(I/O，存贮器等)，被分为能作高速存取运行和不能作高速存取运行的两类。被指定给所有这些装置的地址都带有一个标志，指明该装置是可作高速存取运行的还是不可作高速存取运行的。与本专利技术相适应地，在CPU本地母线上设置有一地址译码器。此地址译码器按照CPU本地母线上所认定的地址，在当对一不可作高速存取运行装置进行访问时，确认-NCA信号。此外，虽然82855高速存贮器控制器被安排成产生就绪信号，但该信号不送往80386。而是将该信号耦合到与本专利技术相应的逻辑装置。该逻辑装置，根据各种其他的认定信号，将只有在恰当时刻才产生-CPUREADY信号(用来代替就绪信号)。具体点说，本专利技术的这一逻辑装置只有在当所访问的是一可作高速存贮运行的装置，即不存在NCA信号时，才产生承认被寄存写操作周期的CPUREADY信号。反之，在出现NCA信号的情况下，此逻辑装置就制止CPUREADY信号的产生，从而实际上就不会发生被寄存的写操作。这样，与一特点相应地本专利技术提出一种微机系统有连接-CPU和一高速存贮器子系统的CPU本地母线，所述CPU设有根据在一写操作完成前接收到的CPU就绪信号执行被寄存写操作的装置;连接一随机存取存贮器和多个可寻址功能单元的系统母线装置，所述系统母线装置在写操作完成时发回一就绪信号;双向连接所述系统母线和所述CPU本地母线的装置;以及有选择地阻止被寄存写操作的逻辑装置，所述逻辑装置包括有a)连接到所述CPU本地母线的一地址母线部件的地址译码器装置，所述地址译码器装置用以产生一指出确认所述CPU本地母线上的一地址不在与所述高速存贮器子系统相关的地址范围内的NCA信号;以及b)响应所述NCA信号，在接收到来自所述可寻址功能单元之一的所说单元就绪信号之前抑制所述CPU就绪信号的装置。附图的简要说明附图说明图1为一个采用本专利技术的典型微机系统的总体三维视图;图2为一个采用本专利技术的典型微机系统大部分部件的详细方块图;图3为比图2稍为详细一点的一个方框图，它表明制造厂推荐的80386和82385之间的连接关系，这有助于理解为什么这样的安排与动态母线调整不相适应;以及图4为与图3类似的一方框图，但它说明本专利技术在有选择地寄存写操作周期上的应用。图1所示为一本专利技术可采用的一个典型微机系统。图中表明微机系统10由许多个相互连接在一起的部件所组成。更详细地说，一个系统单元30连接并驱动一监视器20(例如普通的视频显示器)。此系统单元30还连接到如键盘40和鼠标器50的输入装置。像打印机60等的输出装置也本文档来自技高网...

【技术保护点】
一微型计算机系统，设有：一连接一ＣＰＵ和一高速存贮器子系统的ＣＰＵ本地母线，所述ＣＰＵ具有根据在一写操作完成前接收剂的－ＣＰＵ就绪信号寄存写操作的装置；连接一随机存取存贮器和多个可寻址功能单元的系统母线装置，所述系统母线装置在一写操 作完成时反回一就绪信号；双向耦合所述系统母线和所述ＣＰＵ本地母线的装置；以及有选择地防止被寄存写操作的逻辑装置，其特征在于所述逻辑装置包含有：ａ）连接到所述ＣＰＵ本地母线的地址母线部分的地址译码器装置，用以产生一信号指明所认定的 所述ＣＰＵ本地母线上的一个地址是与所述高速存贮器子系统相关的地址是围之外的地址；和ｂ）响应于所述的在接收到由所述系统母线装置发出的所述就绪信号之前用于抑制所述ＣＰＵ就绪信号的信号装置。

【技术特征摘要】
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【专利技术属性】
技术研发人员：罗尔弗木瑞贝根，帕特里克莫里斯布兰德，马克爱德华迪安，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]