用以保持高速缓冲存储器完整性的方法与装置制造方法及图纸

维护计算机系统中高速缓存数据完整性的方法与装置。该系统包括ＣＰＵ、ＲＡＭ、ＲＯＭ及一个局部存贮控制器，该控制器控制上述ＣＰＵ、ＲＡＭ、ＲＯＭ间的协调。该系统支持ＲＯＭ到ＲＡＭ的映射。控制器还有以下功能：①提供探测周期以检查ＣＰＵ是否执行对ＲＯＭ的写操作，如果是，②向ＣＰＵ提供一高速缓存无效信号。利用该信号，结构连接ＣＰＵ与控制器的局部总线上的无效地址，使对应于ＣＰＵ与ＲＯＭ操作的主存目标地址的高速缓存入无效。（*该技术在2011年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及维护一种计算系统中高速缓冲存贮器数据完整性的方法和装置，这个计算系统包括一个中央处理器(CPU)和与此相关联的高速缓冲存贮器，随机存取存贮器(RAM)，只读存贮器(ROM)，以及一个控制CPU与上述存储器间协调的局部存贮控制器。更具体地，本专利技术涉及维护一种计算机系统(如上所述的那种系统)中高速缓冲存贮器完整性的方法和装置，这种系统支持ROM到RAM映射的操作方式，且在允许ROM到RAM方式的映射时，执行一个CPU对ROM的写操作。众所周知的计算机系统，如IBM PS/2 Model70个人计算系统，支持从ROM到RAM的映射以改进系统的运行速度。术语IBM和IBM PS/2是国际商用机器公司的注册商标。在一个计算机中执行“探测(Snoop)”操作也为众所周知，这种操作(如在这里定义的)由一个系统设备执行以查寻一个或一组预先定义信号的出现(或相反，未出现)。例如，在一个包括高速缓冲存贮器的计算机系统中，由局部存贮控制器启动探测周期以查寻对主存的外部写操作(如，由外部总线控制器执行的写操作)，这涉及特定存贮控制器控制下的一个高速缓冲存贮器的数据。如果在一个局部存贮控制器探测周期内发现了这种写操作，此控制器将作出已定的答复向局部CPU发一个无效信号和高速缓冲存贮器地址信号使得相应的高速缓冲存贮器的入口被局部CPU宣布无效。但是，据我们所知，没有这样的计算机系统(1)支持ROM到RAM的映射并且(2)如果在启动所述映射期间执行CPU对ROM的写操作时(这个系统)将保护数据不被破坏。虽然一个写ROM操作不能修改ROM内容，但是如果在CPU对ROM的写操作之前把ROM数据映射到RAM上且存在高速缓冲存贮器内等待存取，那么在执行CPU到ROM的写操作时存在非常明显的可能性建立无效高速缓冲存贮器数据。存在这种可能性是因为每个CPU一般都负责修改任何与此处理器关联的高速缓冲存贮器中的数据，使非现有高速缓冲存贮器数据值无效等。因此，希望提供方法和装置以确保在ROM映射到RAM期间执行CPU写ROM操作时高速缓冲存贮器中数据的完整性。还需要这种方法和装置只需现有系统部件(存贮控制器，CPU等)就可实施，不需要在计算机系统中另加硬件。而且，希望所考虑的方法和装置可在执行必要的功能以维护高速缓冲存贮器完整性的同时，并行执行CPU到ROM的写操作。进一步希望，利用一个与已定CPU相关的存贮控制器执行探测循环操作，使得该CPU(具有映射到RAM的ROM)所执行的ROM写操作被检测出来。进一步地，希望上述查寻CPU写ROM操作的探测循环能与现有使高速缓冲存贮器入口无效的信号协议一起使用，使得此计算机系统的整体设计和复杂性不会因执行所需使高速缓冲存贮器无效的过程而改变。本专利技术的主要目的是提供一种方法与装置以确保在ROM映射到RAM操作方式期间，CPU对ROM执行写操作时，高速缓存的数据完整性。本专利技术的另一目的是提供方法与数置以检测当计算机系统支持的并以为是可行的从ROM到RAM态映射时的CPU对ROM的写操作。本专利技术的另一目的是提供方法和装置，这种方法和装置在ROM被映射到RAM期间执行CPU写ROM操作时，利用现有使高速缓冲存贮器的入口无效的信号协议来维护高速缓冲存贮器的完整性。本专利技术的另一目的是能采用局部存贮控制器来执行本专利技术所考虑的功能，这是通过在这种存贮器中实施一个探测周期以查寻ROM被映射到RAM时的CPU写ROM操作来实现的。根据本专利技术，当CPU执行一个写ROM空间的操作，同时启动ROM到RAM的映射时，通过一条局部总部线与此CPU相连的局部存贮控制器(1)实施一个探测周期以查寻CPU写ROM操作，且如果查到这种操作，(2)向CPU发一个高速缓冲存贮器的无效信号。CPU用这个无效信号，和已在局部总线上的无效地址(CPU指出的ROM写地址)一起，使得与CPU写ROM操作所定主存地址对应的任何高速缓冲存贮器的数据入口无效。无效发生在写操作进行期间。本专利技术具有下面特色，这种方法和装置在ROM映射到RAM期间CPU执行写ROM操作时，在支持ROM到RAM映射操作方式的计算系统中维护高速缓冲存贮器的完整性。本专利技术的另外的特征包括实施和应用一个存贮控制器的探测周期来查寻在启动从ROM到RAM映射操作方式的期间的CPU写ROM操作;如果在ROM被映射到RAM期间查到一个CPU写RAM操作，则利用上述存贮控制器发出高速缓冲存贮器入口无效的信号;无论何时局部存贮控制器向CPU发出上述无效信号，CPU可利用在局部总线上的地址信号(CPU执行写ROM操作时存在此的)来确定置无效的与高速缓存相关的任何入口地址。在阅读下述详细的描述及其附图后，熟悉本领域的人将承认这些和其它目的和特征。附图说明图1是实施本专利技术的个人计算机的透视图。图2是图1的个人计算机某些元件的分解图。图3是图1和图2所示个人计算机系统的框图，它详细描绘了一种可较好应用的本专利技术的计算机体系结构。图4是如图3所示的、对解释本专利技术原理有用的计算机系统特殊部分的简略框图。具体地，图4图示了CPU、与此相联的高速缓冲存贮器以及ROM和RAM之间的互连，其中利用一个局部存贮控制器来管理CPU和上述存贮器间的合作。图5显示了利用本专利技术的技术，具有探测循环功能的局部存贮控制器的主要功能的流程图。该存贮控制器如果发现在ROM映射到RAM时，CPU执行对ROM的写操作，即可向CPU发出一个无效信号。图6是图示先有技术局部存贮控制器实施和应用一个探测周期来维护高速缓冲存贮器数据完整性时所发生的典型事件序列的时序图。图7是图示根据本专利技术的一个实施例用一个局部存贮控制器来维护在ROM映射到RAM期间执行CPU写ROM操作时高速缓冲存贮器数据的完整性期间所发生的典型事件序列的时序图。以下将参考图详细地描述了本专利技术，并示出示意性实施例，详细描述本专利技术之前，应当理解同行专家可修改这里所述专利技术并能取得本专利技术想取得的良好结果。因此，下面的描述应理解成是广泛的，指导同行专家的教学式公开文件，并非要限制本专利技术的范围。现在具体参照附图，一般用10标明实施(和支持)本专利技术的微机(图1)。计算机系统10可具有相联的监控器11，键盘12和打印机或绘图机14。计算机10具有一个由装饰性外层16和内屏蔽层18组层的外壳15，内屏蔽层18和机架19一起定义了一个封闭的、屏蔽的空间，容纳电动的数据处理和存贮部件以处理和存贮数字化信息。在安装于机架19上的平板20上至少装有一定量的这种部件并为计算机10的部件(包括上述部件和其它有关部件，如软盘驱动器，各种形式的直接存取存贮设备，辅助插件和插板等)间的电子互连提供一种手段。机架19有一个由22标明的底板，由24标明前板和由25标明的后板(见图2)。前板至少有一个开间格(所示机型中有四个间格)用来接纳数据存贮设备如磁盘或光盘驱动器、后备磁带驱动器等。在所示机型中，有一对高间格26和28，和一对底部格29和30。高间格26用来接纳第一尺寸的外设驱动器(如3.5英寸驱动器)而另一间格28用来接纳两种尺寸驱动器(如3.5英寸和5.25英寸)中所选定的一个，两个低间格只用来接纳一种尺寸(3.5英寸)的设备。在把上述结构与本专利技术联系起来之前，先回忆一下个人本文档来自技高网...

【技术保护点】
在一个计算机系统中维护高速缓冲存贮器完整性的方法，此计算机系统包括一个中央处理单元（ＣＰＵ），与所述ＣＰＵ相联的高速缓冲存贮器，随机存取存贮器（ＲＡＭ），只读存贮器（ＲＯＭ），及为控制所述ＣＰＵ、高速缓冲存贮器、ＲＡＭ和ＲＯＭ间协作的局部存贮控制器，以及互连所述局部存贮控制器与所述ＣＰＵ的局部总线，其中所述计算机系统支持ＲＯＭ到ＲＡＭ映射的操作方式。其特征为以下步骤：（ａ）．执行一个局部存贮控制器探测周期以检测在启动所述ＲＯＭ到ＲＡＭ的映射期间的ＣＰＵ写ＲＯＭ操作；（ ｂ）．在ＲＯＭ映射到ＲＡＭ期间查到一个ＣＰＵ写ＲＯＭ操作时，向该ＣＰＵ发出一个高速缓存器入口无效的信号。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：宋红兰，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]