可再配置的专用器件制造技术

本发明专利技术提供一可配置的半导体集成电路，其中区域上形成有多个单元，每个单元具有至少一种功能，并且至少与一些其它所述的单元相互连接。多个单元中至少一些单元具有其导状态是电可选的互连，而多个单元中至少一些单元具有预线连互连。每个单元具有两种或更多种可能的配置。每种配置根据单元配置数据由单元功能和／或其与其它单元的互连加以限定，并进一步包含存储每个单元至少两种单元配置用配置数据的装置和根据所选出的单元配置数据使可能的单元配置之一成为可能的装置。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种可配置的集成电路，尤其着重于对其无限制的再可配置专用器件。微处理器由于其低成本和高性能而被设计成多种用途。然而，在诸如图像压缩和数字信号处理等许多应用上它们显得太慢。对基本微处理器结构的改进业已产生几种新的器件，即数字信号处理器(PSP)、简化指令组计算机(RISC)和定制处理机(CP)。这些器件中的每一种，除了工作速度非常高之外，都被优化成适宜于执行有限量的工作，许多方面的应用需要几种类型的这类器件以使性能达到必要的程度。这是因为在一段时间内需要进行不同类型的计算工作，或者受到每个器件能力的限制。这些器件本质上均作为低成本、高性能的数字工具加以使用，且使每一个器件最适宜于进行通用级别的算法。然而，设计者经常需要不同的结构以有效地实现新的算法，在这种情况下，通常的做法是为此设计一定制的处理器。这使得设计周期加长，成本很高，并且不允许设计者有任何的灵活性来改变算法。现场可编程门阵列(FRGA)通常用以代替标准产品，并能作为数字工具加以使用。然而，它们是不能有效地实现高速电路的通用器件。为了达到正常情况下所需要的复杂程度，需要用几个FPGA，这将增加最终系统的成本。把一些FPGA构置成使用芯片上的静态随机存取存储器(简称片上SRAM)，且使这些器件可以再编程以完成不同的任务，从而可导致较好的灵活性和较高的性能水平。然而，这些器件与一配置数据的外部源相连，并由该器件访问数据以构成内部资源。由于必须从外部源引入配置数据，所以配置或再配置FPGA的时间可能达几个微秒，而这段时间过分慢达几个数量级，对于高性能的应用，要求再配置速度少于100纳秒。这种FPGA不能足够快地再配置使之不适用于高性能的数字工具。在FPGA中，硅芯片面积的很大一部分用于为编程互连资源所需要的配置存储器。虽然在理论上，FPGA可以通过增加可用于保持配置数据的片上存储器的数量来提供额外的配置，但这可能使芯片尺寸增加60％，而对于高密度阵列这将是不允许的。本专利技术的目的是提供一再配置结构，它能在两种或更多种，较可取的是几种配置之间快速转换。本专利技术的另一目的是提供一优化成特别适宜于执行数字运算用预定功能的器件。再一个目的是，在加上电源之前，提供包含适于配置其成预定用途的一个或多个引导初始配置的器件。进一步的目的在于制造一在(基本)器件连续的配置之间配备供传送数据用装置的目的。再一个目的是在器件配置期间，确保安全地保持数据，并使转换电流最小。更进一步的目的在于提供一配置超高速缓冲存储器，它允许更新当前不用的配置存储器。本专利技术的另一目的在于使器件能从外部配置数据源选择其自身的配置。另一目的是通过把部分逻辑预先用线连接成所需要的配置以减少可编程互连的数量。再进一步的目的是通过预先把指定的初始功能布置到器件指定的区域，俾使这些初始功能大体上是预线连的，从而提高器件的性能。因此，本专利技术的一个方面是提供一种可配置的半导体集成电路，在其表面上形成有多个单元，每个单元上至少有一种功能，并至少与其它一些所述的单元互连，多个单元中至少有一些单元具有电可选择其导电状态的互连，而多个单元中至少另一些单元则具有预线连的互连，每个单元具有两种或更多种可能的配置，每种配置根据单元配置数据由单元功能和/或其与其它单元之间的互连来加以限定，该电路进一步包含存放至少两种单元配置(每个单元)用配置数据的装置和根据所选单元配置数据使可能的单元配置之一成为可能的装置。至于预线连的互连，意在对其导电状态不可中断。配置数据最好用译码器来控制单元功能和/或单元互连的选择，或者由存储器直接控制。这样，举例来说，单元配置数据决定信号通过单元的路线。在配置存储器、译码器和可选择的功能和互连之间存在着直接的连接通路。此处所使用的术语“功能”可以是逻辑功能、算法功能和互连功能。一个单元可以具有一个或多个这种功能，或者两种或多种这类功能的组合。配置数据存储器最好安置在单元内。用指令总线从序列发生器和控制器接收信号来选择所要求的配置。可以将一种或几种配置预先用线加以连接(也即不可编程的)。利用数据传输总线可方便地对一个或多个配置数据存储器进行编程。对一个以上的存储器是可编程的地方，则提供一指令更新总线，以允许对所需要的配置存储器进行写入。用指令更新总线可以更新当前未被访问配置存储器以控制互连和/或单元功能。由于本专利技术尤其与专用器件相关，而该专用器件优化成适宜于以高速度完成数量有限的任务，但它在程序执行期间能快速地进行再配置(需要时)，以完成某些其它的特定任务，所以根据初始配置，将单元对初始功能进行优化。将初始配置数据方便地预先用线加以连接。宜具有两种可供选择的预线的初始配置。可将单元且在大多数情况下将单元优化成适宜于不同的初始功能。把预线连的互连与最优化的功能一起使用是有益的。一种可能的初始功能是加法器的功能。本专利技术的另一方面是提供相加至少两个多比特字的多比特加法器，它包含相加低位用第一多比特加法器块和相加高位用的至少另一多比特加法器块，并具有和选择装置，其中所述另一多比特加法器块从前一块等于“0”和“1”的进位分别计算出两种可能的和的结果，而其中和选择装置则根据前一块的进位选择另一多比特加法器块的和。在数字信号处理器应用方面，将把一些单元优化成为算法逻辑单元(ALU)，而把另一些单元可优化成执行诸如指令译码器或者处理器寄存器一类的功能。不同单元的数量仅受制于单元阵列的尺寸。在实践中，将把阵列分成许多个对实现各自的主要功能特别有效的独立区域。显然，这些单元中的每一个单元均具有根据其它的配置实现另一种功能，并且往往是一定范围内的其它功能的能力。这些额外的功能由控制器和序列发生器加以控制，其作用在于确保当需要对正确的功能是有效的。初始功能可以使用通用的互连资源，但对其它单元初始功能之间的高速连接最好有其自己的专用资源。这样，器件的性能并不依赖于通用的可编程互连资源，并且借助连接初始功能经资源至较小的寄生负载，可使器件运算更快。为了在配置之间经受改变时保护数据的安全，每一单元均具有一由功能控制位控制的锁存器。当配置之间进转换时通过各单元中备用的缓冲器来减小瞬态电流，至于缓冲器可控制的乃为用控制线进行再配置期间的状态。显然，尽管该器件在诸如DSP一类数工具领域内是专用的，但可以选择初始功能以适应其它方面的应用。因此，本技术可以适用于任何用途。例如，另一种用途是用作可编程的通信器件。本专利技术的另一方面还提供一对可配置半导体集成电路进行配置的方法，其中，用数据对序列进行编程，以使从至少有两种可能的所需配置中进行选择变得容易。通常，多个单元中的每个单元具有至少两种配置可能。其优点是该配置是可编程的，且该方法进一步包含输入和存储配置数据。一个进一步的有利特点是能对序列进行编程，以便在电路运行期间规定的时间点上写入先前已存储的配置数据。本专利技术的一个方面是提供一种半导体集成电路，其中电路配置在器件运行期间根据预编程的序列加以改变。现在仅参照附图用例子来描述本专利技术，其中附图说明图1是使用本专利技术的可再配置专用器件的示意性布图；图2和图3图示说明具有不同配置和序列访问的内芯结构特征；图4图示出具有对实现专用功能最优化的单元内芯的特征；图5图示说明作为数字信号处理器(DSP)的器件用的初始配置；图6图本文档来自技高网...

【技术保护点】
一种可配置的半导体集成电路，其中在区域（１）上形成有多个单元（２），每个单元具有至少一种功能，并至少与其它一些所述的单元（２）相互连接，其特征在于，多个单元（２）中的至少一些单元具有其导电状态是电可选的互连（２５），而多个单元（２）中的至少一些单元则具有预线连的互连（ＹＡ－ＹＤ），每个单元具有两个或更多种可能的配置，每种配置根据单元配置数据由单元功能和／或其与其它单元的互连关系加以限定，并进一步包含存储每个单元至少两种单元配置的配置数据的装置（３６、３８、４０）和根据所选出的单元配置数据使可能的单元配置的一种成为可能的装置（３０、３２、３４、４２、４８）。

【技术特征摘要】
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【专利技术属性】
技术研发人员：肯尼思奥斯汀，
申请(专利权)人：皮尔金顿德国第二有限公司，
类型：发明
国别省市：GB[英国]