元件之间的通道传输结构及其传输方法技术

一种元件之间的通道传输结构及其传输方法，主要是在两个元件之间建立多个连接通道，每个通道由多条信号线所构成，由一时钟信号的工作周期差异来判断信号线所代表的意义（数据、地址或控制信号），或由一条地址／控制线定义传送的开始、结束、地址和控制信号，藉由上述模式使得每一通道具有独立运行、单向传输地址信息及数据信息的特性，能根据实际需求来调整通道的配置，使元件之间可以机动性地传输信息，降低元件等待传输的时间，而获得最佳的传输效率。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术有关一种，尤指一种适合于可独立运行且可视实际需求调整通道配置的通道传输模式与方法。传统的电脑结构中，元件与元件之间的连接形态是采用总线结构，如附图说明图1所示，传统的总线结构作为第一元件10与第二元件20之间(包括CPU、存储器及外围装置等，皆以元件通称之)的连结路径，其中包含有1.控制总线(control bus)可发出数种不同的信号以控制系统的操作，主要功能在于CPU与外围装置或存储器之间传送控制信号。2.地址总线(address bus)用以选择存储器地址与输出入设备的总线。3.数据总线(data bus)用以提供传输数据，能从CPU、存储器或外围装置读取或写入数据，可以是双向。电脑就是藉由上述总线，通过对控制总线的设定，将欲读取的数据地址经总线确定地址，而由数据总线传送读取或写入的数据。但是，这些传统总线具有下列缺点1.具有单一性的特征，即当某一传输需求占用了某一组总线之后，其他传输需求则必须等到其释放总线所有权之后，才能够进行，无法一边传送数据给外围装置而同时又送数据给CPU。2.目前大多数电脑系统所使用总线的数据/地址线的比特宽度(bit width)为64比特宽度的数据线，未来可预见的是128比特宽度的总线将会是主流。比特宽度的增加即意味着集成电路IC接脚数量(pin count)的增加，而且所增加的接脚数相当地大。接脚数量太大则会导致封装的难度增加，体积变大等的缺点。其中以系统控制器的接脚数量影响最大(这是因为其必须对每个与其相连的元件，个别地增加对应的接脚)。3.平行化的数据/地址线在出现同时切换(由0变1，由1变0)的情况时，在功率的消耗上会比较大，同时产生较大的干扰信号。本专利技术的主要目的是提供一种，主要以通道(channel)作为元件与元件之间的连接，并作为资源的可配置单位，可以机动性地视实际需求调整通道的配置，每个通道是利用既定传输方式达到有效传输的一组信号线(包括控制、地址及数据信号)，本专利技术就是提供适合于上述通道结构的通道传输模式和方法。本专利技术的元件之间通道传输方法是这样实现的主要是在元件之间建立多个连接通道，每个通道由多条信号线所构成，且以通道中的单一条信号线作为时钟信号及开始、结束信号，其余的信号线则代表数据传输线，该时钟信号并非一致性的方波，利用时钟信号线上不同周期所呈现出的工作周期关系，来定义及提取数据线上所传信息的真正意义与时序，也即区分出地址信号、数据信号、控制信号。其中该时钟信号的一周期中，“1”的时间大于“0”的时间具有一适当比例时，表示为传输开始，而此时在数据线上为地址(address)或是控制(control)信号。其中该适当比例以3∶1为最佳。其中该时钟信号的一周期中，“1”的时间近似于“0”的时间时，表示在数据线上为数据信号。其中该时钟信号的一周期中，“1”的时间小于“0”的时间时，表示为传输结束。其中包括有数据锁存器，是用于对数据线上所传递的信息(包含数据、地址和控制信号)加以锁存，受时钟信号的负脉冲触发锁存住当前数据线上的信号；工作周期检测器，是检测时钟信号每个周期的工作周期；检测后的工作周期与数据锁存器的数据信息将通过上述定义而判断出类型，决定出实际所代表的地址、控制或数据信号意义，并传送至接收的元件作进一步处理，一直到检测出传输结束的条件。本专利技术的元件之间通道传输的另一种方法是这样实现的主要是在元件之间建立多个连接通遁，每个通道是由多条信号线所构成，并以通道中的一条地址/控制(Address/Control)线来定义传送的开始、结束以及传送地址信号和控制信号，其余的数据线则用于传送数据本身；并且根据A/C线上信号的变化定义出数据线的锁存时序，而根据数据线上数据的变化决定出A/C线上所传地址信息的比特切换。其中该数据线的锁存触发是受A/C线的边缘触发，即无论是上升边缘或下降边缘都会触发数据线的锁存。其中该A/C线是利用开始标记启动传输程序，A/C线传递完开始标记之后，接着传送地址信息的各个比特。其中该当两个周期内所传送数据内容一样的情况，A/C线上数据必须重复输出以表示此种状态。本专利技术的元件之间通道传输结构是这样实现的包括有一数据线切换检测器，是检测判断数据线上信号有无变化产生，产生变化时即产生切换控制信号至数据锁存器；一边缘与开始标记检测器，具有下列动作检测A/C线上的开始标记，产生地址控制信号至数据线切换检测器，以确定数据线上真正有效数据的开始；检测A/C线上边缘的出现，以产生所需要的边缘触发控制信号，经延迟缓冲器传送至数据锁存器，以控制数据锁存器锁存住数据线上的信号；产生一开始控制信号来决定出在数据缓冲区内的真正有效数据；一序列缓冲器，是将数据锁存器送来的组成有效的地址信息送出；一数据缓冲器，是受开始控制信号决定出在数据缓冲区内的真正有效数据。本专利技术所提供的一种较佳实施例主要是在元件之间建立多个连接通道，每个通道是由多条信号线所构成，在该通道所包含的信号线中，定义一条信号线来表示时钟信号(clock)及开始信号，时钟信号并非为一致性的方波，可以根据每一个周期(cycle)中的工作周期(duty cycle)来定义出数据线中传输的数据类型，并利用一工作周期检测器(duty cycledetector)检测，根据检测出的工作周期来决定数据线上信号实际所代表的意义，而区分出地址、数据及控制信号。本专利技术提供另一种较佳实施例，是利用通道中的一条A/C(address/control)线定义传送的开始、结束及传送地址与控制信号，其余的信号线则作为传送数据本身。根据A/C线上信号的变化可以定义出数据线的锁存时序，而根据数据线上的数据变化则可以决定出A/C线上所传地址信息的比特变化，并藉由数据线切换检测器(dada line switch detector)及边缘与开始标记检测器(edge and staring signature detector)，检测数据线与A/C线上信号的特征。依据上述的传输模式与方法，每一通道即构成一完整的总线结构，具有独立运行、单向传输地址信息及数据信息的特性，能根据实际需求来调整通道的配置，使元件之间可以机动性的传输信息，降低元件等待传输的时间，而获得最佳的传输效率，且有助于简化硬件整体结构。下面结合附图对本专利技术的结构设计与技术原理作详细的说明图1为传统的总线结构示意图；图2为本专利技术的通道传输系统结构示意图；图3为本专利技术第一种较佳实施例的时序图；图4为图3传输模式的接收端方块示意图；图5为第一种较佳实施例的方法流程图；图6为本专利技术第二种较佳实施例的时序图；图7为图5传输模式的接收端方块示意图；图8为第二种较佳实施例的方法流程图。如图2所示，由此图可以明显看出本专利技术与传统总线之间的差异。第一元件10和第二元件20之间是由多个通道30来连接，每个通道30是由多条信号线所构成，可以独立运行，实际上可视为局域化的数据流(localized data stream)。由于独立运行的特性，所以可以根据实际需求来调整通道30的配置。以图中所示为例说明通道A、通道B和通道C是配置给第一连线(sessionl)，通道D及通道E则是配置给第二连线，其中通道A是配置给由第一元件10传送至第二元件20的方向，通道B和本文档来自技高网...

【技术保护点】
一种元件之间的通道传输方法，其特征在于：主要是在元件之间建立多个连接通道，每个通道由多条信号线所构成，且以通道中的单一条信号线作为时钟信号及开始、结束信号，其余的信号线则代表数据传输线，该时钟信号并非一致性的方波，利用时钟信号线上不同周期所呈现出的工作周期关系，来定义及提取数据线上所传信息的真正意义与时序，也即区分出地址信号、数据信号、控制信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：后健慈，徐秀莹，
申请(专利权)人：盖内蒂克瓦尔有限公司，
类型：发明
国别省市：VG[英属维尔京群岛]