程序下载装置和程序下载方法制造方法及图纸

在ＲＯＭ１０１中，存储ＤＳＰ１０４的程序和地址初始值‘ＡＨ０’及‘ＡＬ０’，在将该存储的地址初始值为开头，用配有控制信号发生器１０３的ＣＰＵ１０２进行将程序传送到ＤＳＰ１０４的指令ＲＡＭ１０８的控制的情况下，重复与指令ＲＡＭ１０８的数据长度（例如３字节）对应数的计数操作的三进制计数器１０５，按照从控制信号发生器１０３产生的时钟信号进行计数，另一方面，在地址计数器１０６装载ＲＯＭ１０１的地址初始值后，在三进制计数器１０５每次计数完都增加地址值，并输出到ＲＡＭ１０８。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及下载数字信号处理机(DSP:Digital Signal Processor)程序等的。附图说明图1表示现有程序下载装置的结构方框图。图1所示的程序下载装置500由ROM501、CPU502、控制信号发生器503、DSP504构成。DSP504由地址指针505、指令译码器506和指令RAM507构成。ROM501、CPU502和控制信号发生器503分别用地址总线508和数据总线509来连接。地址指针505、指令译码器506和指令RAM507分别用内部地址总线510和内部数据总线511来连接。控制信号发生器503被连接到内部数据总线511。在ROM501中，存储用于下载DSP程序的CPU502的执行程序和DSP504的程序。ROM501中的DSP504的程序存储区由作为与地址指针505对应的地址信息‘Ai’(i=0、1、2、…、n)的地址数据高位字节‘Ahi’、地址信息低位字节‘ ALi’的二个字节、和指令数据高位字节‘DHi’、指令数据中位字节‘DMi’、指令数据低位字节‘DLi’的三个字节为一组的合计5×(n+1)个字节组成。控制信号发生器503配置在CPU502的存储空间内，其输出信号的“操作模式”、“地址选择”、“传送时钟”和“传送数据”作为对DSP504的控制信号，由CPU502可以独立地更换它们的逻辑状态。DSP504通过来自控制信号发生器503的输出信号来控制其操作。在DSP504的内部，在地址指针505内存储从控制信号发生器503发送来的地址信息。在指令RAM507中存储来自传送数据的指令数据。指令译码器506参照指令RAM507的程序内容进行执行运算处理的操作。在程序下载操作时，地址指针505占有内部地址总线510，而来自控制信号发生器503的传送数据占有内部数据总线511。如果DSP504的程序下载结束，开始运算处理操作(以下称为“通常操作”)，则指令译码器506占有内部地址总线510，而指令RAM507占有内部总线511。其中，作为一例，假设指令译码器RAM507的地址长度为16位(=2个字节)，数据长度为24位(Bd=3字节)。另一方面，来自控制信号发生器503的传送数据长度度为8位(一字节)，以便减少DSP504的外部接口信号数。图2表示来自控制信号发生器503的输出信号和地址指针505的操作定时图。对于DSP504，信号“操作模式”为“1”时指示程序下载，而“0”时指示通常的操作。信号“地址选择”为1时指示传送数据是地址数据，而为‘0’时表示是指令数据。信号“传送时钟”用其下降边缘将传送数据存储在地址指针505或指令RAM507中。将传送数据存储在地址指针505内还是存储在指令RAM507中，取决于信号‘地址选择’的逻辑状态。在信号“传送数据”中，CPU502将存储在ROM501的指定区域的DSP504的程序每次8位顺序输出。首先，在程序下载操作时(信号“操作模式”=‘1’)，在地址指针505中，信号“地址选择”‘=1’时，在每个信号“传送时钟”的下降边缘存储信号“传送数据”内容‘AH0’、‘AL0’，由这些字节结合变成二字节的‘A0’被输出到内部地址总线510。信号“地址选择”=‘0’时，地址指针505的内容保持 ‘A0’，指示对指令RAM507的地址。接着，在信号“传送时钟”的每个下降缘将信号“传送数据”内容‘DH0’、‘DM0’、‘DL0’依次存储在指令RAM507的地址‘A0’的存储区内。此后同样，一般直至DSP504的程序下载完成前，使这些步骤重复进行‘n+1’次。由此，如果程序下载结束，通过信号“操作模式”=‘0’，DSP504转移到通常操作。然而，在现有的程序下载装置中，对于各个指令RAM 507的地址信息和指令信息，构成为按“传送数据”长度的字节分割传送的结构，所以指令RAM507的容量越大，数据传送的次数越大幅度地增多，存在程序下载所需时间延长的问题。例如，如果设指令RAM507的地址长度和数据长度度分别为Ba字节、Bd字节，直至地址指针505变为‘An’前进行传送下载的情况下，数据的传送次数、即传送时钟数变为(Ba+Bd)×(n+1)。在图1的例中，在Ba=2、Bd=3，对指令RAM507的全区域下载的情况下，因为n=0×ffff=65535，所以数据传送次数达到(2×3)×(65535+1)=327680次。假设一次数据传送时间为100ns，则程序下载所需时间约32.7ms，不经过这个时间，DSP504不能转移至通常操作。此外，地址指针505的值与按等差级数0、1、2、…n增加，或按n、n-1、n-2、…0减少无关，在ROM501中，还必需预先存储在地址指针505中存储的地址信息。因此，存在由CPU502分配的程序空间被压缩，该部分ROM501的存储区域增加的问题。本专利技术的目的通过进行下面示出的处理来实现。即，在将数据处理部件的程序和地址初始值存储在ROM中，以该存储的地址初始值为开头，进行将程序从ROM传送到处理部件的RAM的控制情况下，重复进行与RAM的数据长度(例如3字节)对应数的计数操作的三进制计数器根据传送控制时使用的时钟信号来进行计数，另一方面，在地址计数器装载ROM的地址初始值后，对每次三进制计数器计数完都增加地址值，并输出到RAM。实施专利技术的最好形式下面参照附图详细说明用于实施本专利技术的最佳形式。(实施例1)图3表示本专利技术实施例1的程序下载装置的结构方框图。图3所示的程序下载装置100由ROM101、CPU102，控制信号发生器103，DSP104构成。DSP104由三进制计数器105，地址计数器106、指令译码器107和指令RAM108构成。ROM101、CPU102和控制信号发生器103分别用地址总线109和数据总线110来连接。地址计数器106、指令译码器107和指令RAM108分别用内部地址总线111总线和内部数据总线112来连接。控制信号发生器103与内部数据总线112连接。三进制计数器105被连接在控制信号发生器103与地址计数器106之间。在ROM101中，存储CPU102的程序和DSP104的程序。ROM101中的DSP104的程序存储区域主要由作为地址计数器106的初始值‘A0’的地址信息初始值的高位字节‘AH0’、地址信息初始值的低位字节‘AL0’的两个字节、以及指令数据上位字节‘DHi’、指令数据中位字节‘DMi’和指令数据下位字节‘DLi’(i=0、1、2、…、n)的三字节的总计为2+3×(n+1)个字节组成。控制信号发生器103配置在CPU102的存储区内。作为控制信号发生器103的输出信号的“操作模式”、“地址选择”，“传送时钟”和“传送数据”可由CPU102独立地转换它们的逻辑状态，作为对DSP104的控制信号。其中，信号“传送数据”长度是一字节。DSP104通过来自控制信号发生器103的输出信号来控制其操作。在DSP104的内部，三进制计数器105在从控制信号发生器103发送的传送数据是地址信息的情况下被初始化为‘0’，在上述传送数据是指令数据的情况下，计数完每个传送时钟，每当该计数值达到‘2’时就产生脉冲。地址计数器106在从控制信号发生器103发送的传送数据是地址信息的本文档来自技高网...

【技术保护点】
一种程序下载装置，包括：处理部件，配有存储程序的可改写的第一存储部件，按照上述存储的程序进行数据处理；第二存储部件，存储上述处理部件的程序和地址初始值；控制部件，进行以上述地址初始值为开头将上述程序从上述第二存储部件传送到上述第一存储部件的控制；Ｂｄ进制计数器，在该控制部件的传送控制时进行计数，在该计数值变为与上述第一存储部件的数据长度Ｂｄ对应的值的情况下计数完，以及地址计数器，在上述控制部件的传送控制控制时装载上述地址初始值后，在上述Ｂｄ进制计数器每次计数完时都步进地址值，并输出到上述第一存储部件。

【技术特征摘要】
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【专利技术属性】
技术研发人员：长田英树，野口浩，谷口真一，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]