经由掩膜累积提高分层深度缓冲器剔除效率制造技术

经由掩膜累积提高分层深度缓冲器剔除效率本文中描述的实施例提供了一种用于改进粗略深度测试的剔除效率的技术。一个实施例提供了一种图形处理器，该图形处理器包含深度流水线，该深度流水线被配置成执行一种跟踪针对目的地贴片测试的源片段的历史的方法。当部分片段的组合总计到完全覆盖时，使用最保守的源远深度值，而不是先前的目的地远深度值。

【技术实现步骤摘要】
经由掩膜累积提高分层深度缓冲器剔除效率
技术介绍
本领域中已知的图形处理器通常包含深度流水线（depthpipeline），该深度流水线能够实现在渲染期间对图元进行深度测试，以使被其他图元遮蔽（occlude）的图元能够被丢弃。除了常规的每像素深度缓冲器测试（per-pixeldepthbuffertesting）外，图形处理单元（GPU）还可在执行像素或片段着色器操作之前进行粗略深度测试。可使用与每像素深度缓冲器分开的压缩的深度缓冲器（例如，Hi-Z缓冲器）来执行该深度测试。该Hi-Z缓冲器可存储覆盖每像素深度缓冲器的矩形部分（例如，贴片（tile））的最小/最大范围。对于每个传入源，针对深度测试，计算最小值和最大值以与目的地值进行比较，并且如果源通过深度测试，则如果源完全覆盖目的地，可将新目的地设置成源值。然而，即使目的地的单个像素未被覆盖，也会保留旧的目的地最大和最小深度值。因此，如果工作负载具有不跨越（span）整个贴片的大量的小图元，则可能会出现最小/最大范围的稳定加宽，这可能导致剔除效率（cullingefficiency）的降低。附图说明为了可详细地理解本实施例的上述特征的方式，可通过参考实施例来得到对上文简要概述的实施例的更特定描述，所述实施例中的一些在附图中示出。然而，要注意，附图仅示出了典型的实施例，并且因此不应被认为是对其范围的限制。图1是根据实施例的处理系统的框图；图2A-2D示出了由本文中描述的实施例提供的计算系统和图形处理器；图3A-3C示出了由本文中描述的实施例提供的附加图形处理器和计算加速器架构的框图；图4是根据一些实施例的图形处理器的图形处理引擎410的框图；图5A-5B示出了根据本文中描述的实施例包含在图形处理器核中采用的处理元件的阵列的线程执行逻辑；图6示出了根据实施例的附加执行单元；图7是示出了根据一些实施例的图形处理器指令格式的框图；图8是根据另一实施例的图形处理器的框图；图9A-9B示出了根据一些实施例的图形处理器命令格式和命令序列；图10示出了根据一些实施例的用于数据处理系统的示例性图形软件架构；图11A是示出了根据实施例的IP核开发系统的框图；图11B示出了根据本文中一些实施例的集成电路封装组装件的截面侧视图；图11C示出了包含连接到衬底的硬件逻辑小芯片的多个单元的封装组装件；图11D示出了根据实施例的包含可互换小芯片的封装组装件；图12-13示出了根据本文中描述的各种实施例的示例性集成电路以及可使用一个或多个IP核来制作的相关联的图形处理器；图14是根据实施例的数据处理系统的框图；图15A-15C示出了根据实施例的实现多贴片工作调度的图形处理系统；图16示出了根据实施例的图形处理器硬件内的分层深度剔除；图17示出了在跨贴片的多个三角形上执行的Hi-Z测试；图18示出了根据实施例的经由掩膜累积（maskaccumulation）能够实现改进的分层深度缓冲器剔除效率的硬件逻辑；图19示出了根据实施例的用于使用掩膜累积的分层深度缓冲器剔除的数据流操作；图20示出了根据实施例的经由掩膜累积来提高分层深度缓冲器剔除效率的方法；以及图21是根据实施例的包含图形处理器的计算装置的框图。具体实施方式本文中描述的实施例提供了经由掩膜累积的使用能够实现改进的分层深度缓冲器剔除效率的技术。当求和的掩膜完全与贴片重叠时，可使用最坏情况源最小值/最大值，而不使用旧的目的地值。这种方法优于备选的方法，诸如将每像素掩膜存储在Hi-Z缓冲器中，并合并即将出现的多边形的掩膜，因为不能在不妥协存储值的精度的情况下存储额外的每像素掩膜和源值。出于解释的目的，阐述了众多特定细节，以提供对下述各种实施例的透彻理解。然而，对本领域从业者将显而易见的是，可在没有这些特细节中的一些的情况下实践实施例。在其他实例中，以框图形式示出了公知的结构和装置，以避免模糊基础原理，并且以提供对实施例的更透彻的理解。尽管参考图形处理器描述了以下实施例中的一些，但是本文中描述的技术和教导可应用于各种类型的电路或半导体装置，包含通用处理装置或图形处理装置。本文中对“一个实施例”或“实施例”的引用指示结合或与该实施例相关联描述的特定特征，结构或特性可包含在这样的实施例中的至少一个中。然而，说明书中的各个地方中的短语“在一个实施例中”的出现并不一定都指的是相同实施例。在以下描述和权利要求书中，可使用术语“耦合的”和“连接的”及其派生词。应理解的是，这些术语并不意图作为彼此的同义词。“耦合的”用于指示两个或更多元件（其可或可不直接物理接触或电接触）彼此协作或交互。“连接的”用于指示在彼此耦合的两个或更多元件之间建立通信。在接下来的描述中，图1-13提供了并入或涉及各种实施例的示例性数据处理系统和图形处理器逻辑的概述。图15A-15C提供了关于一个实施例的额外的细节，该实施例为图形处理器提供有图形处理引擎的多个贴片。图16-X提供了能够实现分层深度缓冲器剔除效率的改进的特定细节。参考图形处理器描述了以下实施例的一些方面，而相对于诸如中央处理单元（CPU）之类的通用处理器描述了其他方面。类似的技术和教导可应用于其他类型的电路或半导体装置，包含但不限于许多集成核处理器、GPU集群或现场可编程门阵列（FPGA）的一个或多个实例。一般地，这些教导可适用于操纵或处理图像（例如，样本、像素）、顶点数据或几何数据或者执行用于机器学习和高性能计算应用的并行处理操作的任何处理器或机器。系统概述图1是根据实施例的处理系统100的框图。系统100可用于单处理器台式计算机系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统中。在一个实施例中，系统100是并入在供移动、手持式或嵌入式装置中（诸如在带有到局域或广域网的有线或无线连接性的物联网（IoT）装置内）使用的片上系统（SoC）集成电路内的处理平台。在一个实施例中，系统100可包含以下各项、与以下各项耦合或者被集成在以下各项内：基于服务器的游戏平台；游戏控制台，包含游戏和媒体控制台、移动游戏控制台、手持式游戏控制台或在线游戏控制台。在一些实施例中，系统100是以下各项的一部分：移动电话、智能电话、平板计算装置或诸如带有低内部存储容量的膝上型计算机之类的移动因特网连接的装置。处理系统100还可包含以下各项、与以下各项耦合或者被集成在以下各项内：可穿戴装置，诸如智能手表可穿戴装置；智能眼镜（smarteyewear）或服装，其用增强现实（AR）或虚拟现实（VR）特征来被增强以提供视觉、音频或触觉输出，以补充现实世界视觉、音频或触觉体验或者以其他方式提供文本、音频、图形、视频、全息图像或视频、或者触觉反馈；其他增强现实（AR）装置；或者其他虚拟现实（VR）装置。在一些实施例中，处理系统100包含电视或机顶盒装置，或者是电视或机顶盒装置的一部分。在一个实施例中，系统100可包本文档来自技高网...

【技术保护点】
1.一种图形处理器，包括：/n图形处理器流水线，所述图形处理器流水线包含深度流水线，其中所述深度流水线包含：/n高速缓存，所述高速缓存用于存储粗略深度数据；/n历史缓冲器，所述历史缓冲器用于存储为与所述粗略深度数据相关联的目的地像素贴片处理的多个片段的深度参数；以及/n一个或多个硬件逻辑单元，所述一个或多个硬件逻辑单元用于：/n对所述历史缓冲器中的条目的元素和相对于所述目的地像素贴片从输入片段的粗略深度测试输出的深度参数集合中的元素进行求和，求和的元素包含求和的源覆盖掩膜；/n确定所述求和的源覆盖掩膜是否指示所述目的地像素贴片的完全覆盖；以及/n响应于确定所述求和的源覆盖掩膜指示所述目的地像素贴片的完全覆盖，将所述目的地像素贴片的目的地远深度值设置成所述求和的元素内的源远深度值。/n

【技术特征摘要】
20191209 US 16/7071621.一种图形处理器，包括：
图形处理器流水线，所述图形处理器流水线包含深度流水线，其中所述深度流水线包含：
高速缓存，所述高速缓存用于存储粗略深度数据；
历史缓冲器，所述历史缓冲器用于存储为与所述粗略深度数据相关联的目的地像素贴片处理的多个片段的深度参数；以及
一个或多个硬件逻辑单元，所述一个或多个硬件逻辑单元用于：
对所述历史缓冲器中的条目的元素和相对于所述目的地像素贴片从输入片段的粗略深度测试输出的深度参数集合中的元素进行求和，求和的元素包含求和的源覆盖掩膜；
确定所述求和的源覆盖掩膜是否指示所述目的地像素贴片的完全覆盖；以及
响应于确定所述求和的源覆盖掩膜指示所述目的地像素贴片的完全覆盖，将所述目的地像素贴片的目的地远深度值设置成所述求和的元素内的源远深度值。


2.如权利要求1所述的图形处理器，其中所述求和的元素包含与所述输入片段相关联的源远深度值和与所述历史缓冲器中的所述条目相关联的源远深度值。


3.如权利要求2所述的图形处理器，所述一个或多个硬件逻辑单元用于将所述目的地远深度值设置成所述求和的元素中最保守的源远深度值。


4.如权利要求3所述的图形处理器，所述一个或多个硬件逻辑单元用于将所述目的地远深度值写入到所述高速缓存，所述目的地远深度值与所述目的地像素贴片相关联。


5.如权利要求4所述的图形处理器，所述一个或多个硬件逻辑单元用于：响应于确定所述求和的源覆盖掩膜指示所述目的地像素贴片的部分覆盖，将所述求和的元素中的所述最保守的源远深度值写入到所述历史缓冲器中的所述条目。


6.如权利要求1所述的图形处理器，所述一个或多个硬件逻辑单元用于：相对于所述目的地像素贴片执行所述输入片段的所述粗略深度测试并且基于所述粗略深度测试生成所述深度参数集合，其中所述深度参数集合包含深度测试结果、源远深度值、目的地远深度值和源覆盖掩膜。


7.如权利要求6所述的图形处理器，在生成所述深度参数集合之前，所述一个或多个硬件逻辑单元用于请求所述历史缓冲器中的所述条目的读取，其中所述历史缓冲器中的所述条目是与所述目的地像素贴片相关联的最年轻存储的条目。


8.如权利要求7所述的图形处理器，其中所述求和的源覆盖掩膜是所述输入片段的源覆盖掩膜和存储在所述历史缓冲器中的所述条目中的源覆盖掩膜的组合。


9.如权利要求1-8中的任一项所述的图形处理器，附加地包括多个处理引擎贴片，其中所述多个处理引擎贴片中的一个或多个包含所述图形处理器流水线。


10.一种提高分层深度缓冲器剔除效率的方法，所述方法包括：
在包含深度流水线的图形处理器上：
针对目的地像素贴片对源片段执行粗略深度测试，以生成深度参数集合；
读取历史缓冲器条目，所述历史缓冲器条目包含为所述目的地像素贴片处理的先前源片段存储的深度参数；
对所述历史缓冲器条目的元素和所述深度参数集合中的对应元素进行求和，求和的元素包含求和的源覆盖掩膜；
确定所述求和的源覆盖掩膜是否指示所述目的地像素贴片的完全覆盖；以及
响应于确定所述求和的源覆盖掩...

【专利技术属性】
技术研发人员：S·曼达尔，V·兰加纳坦，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US