具有相同的指令集架构(ISA)的非对称性能多核架构制造技术

本申请涉及具有相同的指令集架构(ISA)的非对称性能多核架构。根据本申请，描述了一种方法，该方法包括允许多核处理器的各核的操作，使得两种核都用相同的指令集支持各自的软件例程，在一组相同的所施加的供电电压和工作频率下，第一核比第二核具有更高的性能且消耗更多的功率。

【技术实现步骤摘要】
具有相同的指令集架构(ISA)的非对称性能多核架构本申请是针对分案申请201810311226.1再次提出的分案申请。分案申请201810311226.1是PCT国际申请号为PCT/US2012/068274、国际申请日为2012年12月6日、进入中国国家阶段的申请号为201280063860.9，题为“具有相同的指令集架构(ISA)的非对称性能多核架构”的申请的分案申请。
本专利技术的领域通常涉及计算系统架构，且尤其涉及具有相同的指令集架构(ISA)的非对称性能多核架构。
技术介绍
图1示出典型的多核处理器100_1。如图1中可见，多核处理器100_1包括在相一半导体管芯100_1上的多个处理器核101_1到101_N。处理器核中的每一个通常包含用于缓存数据和/或指令的至少一个缓存层。交换组织结构102把处理器核101_1到101_N彼此互连起来，并将其互连到一个或多个附加的缓存层103_1到103_N。根据一种方法，处理器101_1到101_N和一个或多个缓存层具有内部一致性逻辑，例如，以便防止两个不同的核并发地修改相同的数据项。还包括系统存储器接口(它也可以包括附加的一致性逻辑)104。在这里，如果核请求具有所需要的指令或数据项的特定的缓存线，并且，在任何缓存层中都找不到该缓存线，则把该请求提交给系统存储器接口104。如果所寻找的缓存线不在直接耦合到接口104的系统存储器105_1中，则通过系统网络接口106把该请求转发给另一多核处理器，以便从其本地系统存储器(例如，多核处理器100_X的系统存储器105_X)取出所期望的数据/指令。在多处理器核100_1到100_X之间存在分组交换网络107，以便支持这些种类的系统存储器请求。多处理器核上还包括到系统I/O组件108_1到108_Y的接口(例如，诸如硬盘驱动器、打印机、外部网络接口等等的深度非易失性存储)。这些接口可以采取诸如高速以太网接口和/或高速PCIe接口等的高速链路接口的形式。一些多核处理器也可以具有到交换组织结构102的端口105，以便向上扩展与相同的(也向上扩展的)缓存结构相关联的处理器核的数量。例如，如图1可见，多处理器核101_1和101_2通过交换组织结构端口105耦合，以便有效地形成共享公共缓存结构的2N个核的平台(处理器100_2通过到其交换组织结构的相似的端口耦合到处理器100_1)。附图简要说明在附图的各图中，作为示例而非限制阐释本专利技术，附图中，类似的标号指示相似的元素，且附图中：图1示出多核处理器和周围的计算机系统(现有技术)；图2示出功率管理策略(现有技术)；图3示出逻辑门驱动电路；图4示出具有支持相同的指令集的高功率核和低功率核的多核处理器；图5比较高功率核和低功率核的功率消耗；图6示出第一功率管理方法；图7示出第二功率管理方法；图8示出一种设计方法。具体实施方式计算系统功率消耗正变得越来越受到关注。因而，多种不同的功率管理方案被合并到现代计算系统中。通常，系统的功率管理组件将随着系统的工作量增加而扩展系统的处理性能，且随着系统的工作量减少而缩减系统的处理性能。由于系统的功率消耗与其性能能力强相关，降低系统的处理性能对应于功率节省。随工作量缩放处理性能和功率消耗的典型方式响应于系统工作量启用/禁用整个核并提高/降低它们的供电电压和工作频率。例如，如图2可见，在最大性能和功率消耗状态201下，启用所有核，且给每一核提供最大供电电压和最大时钟频率。作为对比，在最小值性能和功率消耗状态202下(此时仍然可以执行程序代码)，仅启用一个核。给该单个核提供最小供电电压和最小工作频率。图3中可见电子电路功率消耗的一些基本概念。在这里，观察到逻辑门311的驱动电路310部分，驱动接下来的一个或多个逻辑门312。具体地，互连的逻辑门311、312的操作速度随着其驱动晶体管302_1、302_2的宽度(对于每一晶体管，沿着垂直于电流方向的半导体表面进行测量)增加且随着它驱动的线304的电容303(以及负载逻辑门312的输入电容)减少而提高。在这里，为了把线上的电压从逻辑低电平提高到逻辑高电平，需要由源晶体管302_1通过线驱动充分强的电流305，以便快速把电荷施加到电容303(且由此提高线上的电压)。类似地，为了把线上的电压从逻辑高电平降低到逻辑低电平，需要由吸收晶体管302_2通过线“吸收”充分强的电流306，以便从电容快速抽取电荷(且由此降低线上的电压)。本质上，晶体管302_1、302_2将提供/吸收的电流量是它们各自的宽度的函数。即是说，晶体管越宽，它们将提供/吸收的电流就越多。此外，晶体管302_1、302_2将提供/吸收的电流量也是图3中可见的施加到驱动电路310的供电电压VCC的函数。本质上，供电电压越高，提供/吸收电流就越强。更进一步，晶体管将能够向电容器施加/从其抽取电荷的速度是正在被驱动的线304的电容303的尺寸的函数。具体地，当电容304增加时，晶体管将更慢地施加/抽取电荷，且当电容304减少时，更快地施加/抽取电荷。线的电容304基于其物理尺度。即是说，线更长和更宽，电容304增加，相反，线更短和更窄，电容304减少。一旦制成了电路，线本身是固定尺度。然而，线宽度和线长度是设计师必须考虑的设计参数。线的宽度不能太过狭窄，否则它将具有增加线的阻抗的影响，这也将减慢向电容器施加/从其抽取电荷的速度。最终的速度因素是线上的信号本身的频率。本质上，相比于具有较慢的时钟信号的电路，用更快的时钟信号驱动的电路将更快地在向线电容304施加/从其抽取电荷之间切换。在这里，更快速的切换对应于更快地发送二进制信息的电路。以上所描述的用于增加施加/抽取电容器上的电荷的速度的所有因素也引起消耗更多功率的电路。即是说，被设计成具有相对宽的源/吸收晶体管、高的供电电压、短的负载线且接收更高频率的时钟信号的电路将操作得更快，且因此相比于与这些相同的参数定位相反的电路消耗更多的功率。回忆图1和图2的讨论，注意，已经在其组成核相同的处理器上实现现有技术的多核处理器功率管理方案。即是说，参见图1，核101_1到101_N中在设计上全部都是相同的。在其他方法中，核不是等同的，而且是根本不同。具体地，核中的一个是低功率核，但是，通过相比于其他核剥离相当大量的逻辑电路来实现较低功率特性。更具体地，所剥离的相当大量的逻辑电路对应于执行程序代码指令的逻辑。换句话说，相比于较高性能核，低功率核支持精简指令集。然而，这种方法的问题在于，系统软件难以调整在具有不同的指令集的处理器核之间的切换操作。图4描述其中核401中的至少一个被设计为具有较低性能且因此比处理器中的其他核402消耗较少功率的新方法。然而，(各)较低功率核401具有与(各)较高功率核402相同的逻辑设计，且因此支持与(各)高功率核402相同的指令集403。(各)低功率核401取得较低功率设计点，通过具有比(各)较高功率核更狭窄的驱动晶体本文档来自技高网...

【技术保护点】
1.一种多核处理器，包括：/n支持相同指令集的第一多个核和第二多个核，其中，所述第一多个核比所述第二多个核具有更高性能并且消耗更多功率；/n缓存，由所述第一多个核和所述第二多个核共享；以及/n功率管理硬件，用于启用和禁用所述第一多个核和所述第二多个核，其中，所述功率管理硬件用于基于对所述多核处理器的需求来控制所述第一多个核和所述第二多个核的核组合。/n

【技术特征摘要】
20111222 US 13/335,2571.一种多核处理器，包括：
支持相同指令集的第一多个核和第二多个核，其中，所述第一多个核比所述第二多个核具有更高性能并且消耗更多功率；
缓存，由所述第一多个核和所述第二多个核共享；以及
功率管理硬件，用于启用和禁用所述第一多个核和所述第二多个核，其中，所述功率管理硬件用于基于对所述多核处理器的需求来控制所述第一多个核和所述第二多个核的核组合。


2.如权利要求1所述的多核处理器，其中，所述第二多个核中的每一个核具有比所述第一多个核中的每一个核的最大工作频率更低的最大工作频率。


3.如权利要求1所述的多核处理器，其中，所述第一多个核中的每一个核和所述第二多个核中的每一个核包括其中相应的缓存。


4.如权利要求3所述的多核处理器，其中，所述第一多个核中的每一个核进一步包括其中用于数据的缓存和用于指令的缓存。


5.如权利要求1所述的多核处理器，其中，所述核组合包括其中所述第一多个核中的一些核但不是所有核和所述第二多个核被启用的状态。


6.如权利要求1所述的多核处理器，进一步包括系统存储器接口，所述系统存储器接口用于耦合至系统存储器以搜索由所述第一多个核和所述第二多个核中的任意核请求的在所述缓存中未找到的缓存线。

【专利技术属性】
技术研发人员：G·瓦格斯，S·S·加哈吉达，D·T·马尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US