一种静电释放防护电路及防护方法技术

本发明专利技术提供了一种静电释放防护电路及防护方法，所述电路包括：主结构，分别与电源接口和地线连接，包括第一电阻电容电路和第一正电流释放电路；至少一个从结构，各从结构分别与电源接口、地线和与该从结构对应的IO接口连接，IO接口连接到电源接口，包括第二电阻电容电路、第二正电流释放电路、第一负电流释放电路和第二负电流释放电路；第一电阻电容电路与第二电阻电容电路的电容元件为并联关系，且共用第一电阻电容电路中的电阻元件。本发明专利技术通过主从结构分布式结构，将电容分散在主电路及从电路中，充分利用芯片面积，实现较大电容，提高ESD泄放时间；在各从电路中增加正电流释放电路，提高泄放电流的效率，提高整体ESD能力。提高整体ESD能力。提高整体ESD能力。

【技术实现步骤摘要】
一种静电释放防护电路及防护方法


[0001]本专利技术涉及电子电路
，尤其涉及一种静电释放防护电路及防护方法。

技术介绍

[0002]静电释放(Electro
‑
Static discharge，ESD)指静电荷从一个物体向另一个物体未经控制地转移。尽管静电释放发生时转移的静电总量通常很小，然而放电的能量积累在硅片上很小的一个区域内，一般ESD峰值电流在几安培到十几安培之间，而对内部电路的损伤和考验ESD防护电路的好坏主要就是由峰值电流决定。而且ESD事件的发生时间一般在纳秒级，因此，如何快速泄放掉处于电流峰值时的电流，钳制住高电压尤为重要。
[0003]在现有的静电释放防护电路中，需要一个电源钳位电路来提供电源到地的泄放通路，同时需要一个电阻电容电路(Resistor
‑
Capacitance circuit，RC电路)提高泄放时间，由于在RC电路中电容所占面积较大，但因集成电路产品面积的限制，为每个IO接口分配的ESD防护电路的面积有限，无法使ESD电流充分泄放，很难达到要求的ESD能力。如果通过增加ESD防护电路的面积来达到提高ESD能力，会使得成本大幅增加，但提升的ESD能力依然十分有限。

技术实现思路

[0004]本专利技术提供一种静电释放防护电路及防护方法，解决现有的静电释放防护电路ESD泄放时间较小，无法使ESD电流充分泄放，且泄放效率较低，很难达到要求的ESD能力的问题。
[0005]第一方面，本专利技术提供一种静电释放防护电路，包括：
[0006]主结构，分别与电源接口和地线连接，包括第一电阻电容电路和第一正电流释放电路；
[0007]至少一个从结构，各从结构分别与所述电源接口、所述地线和与该从结构对应的IO接口连接，所述IO接口通过第一单向导通元件连接到所述电源接口，包括第二电阻电容电路、第二正电流释放电路、第一负电流释放电路和第二负电流释放电路；
[0008]所述第一电阻电容电路与所述第二电阻电容电路的电容元件为并联关系，且所述第二电阻电容电路分别共用所述第一电阻电容电路中的电阻元件；
[0009]其中，通过所述第一正电流释放电路和第二正电流释放电路，将所述电源接口和/或IO接口产生的正静电电流释放到地线，通过所述第一电阻电容电路和第二电阻电容电路共同控制正静电电流释放时间，通过所述第一负电流释放电路将所述电源接口产生的负静电电流释放到地线，通过所述第二负电流释放电路将所述IO接口产生的负静电电流释放到地线。
[0010]可选地，所述第一单向导通元件为二极管，所述二极管的正极与该从结构对应的IO接口连接，负极与所述电源接口连接，将所述IO接口产生的正静电电流导通到所述电源接口。
[0011]可选地，所述第一正电流释放电路/所述第二正电流释放电路包括：
[0012]反相器，输入端与所述电阻元件的一端连接，输出端与钳位电路连接，用于将输入端的电压取反输出到所述钳位电路，所述电阻元件的一端为分别与所述第一电阻电容电路和所述第二电阻电容电路中的电容元件连接的一端；
[0013]钳位电路，分别与所述反相器、所述地线和所述电源接口连接，用于在所述与所述反相器连接的第一端口的电压，高于与所述地线连接的第二端口的电压时，将所述第一端口的正静电电流释放到地线。
[0014]可选地，所述钳位电路为N型场效应NMOS管，所述NMOS管的栅极与所述反相器连接，所述NMOS管的漏极与所述电源接口连接，所述NMOS管的源极与所述地线连接。
[0015]可选地，所述第一电阻电容电路包括：
[0016]至少一个电容元件，分别与所述电阻元件和所述地线连接；
[0017]电阻元件，一端与所述电源接口连接，另一端与所述电容元件和所述第二电阻电容电路中的电容元件连接。
[0018]可选地，所述第二电阻电容电路包括：
[0019]至少一个电容元件，分别与所述电阻元件和所述地线连接，与所述第一电阻电容电路中的电阻元件共同构成所述第二电阻电容电路。
[0020]可选地，所述电容元件为N型场效应NMOS电容，所述NMOS电容的栅极与所述电阻元件连接，所述NMOS电容的漏极和源极与所述地线连接。
[0021]可选地，所述第一负电流释放电路为第二单向导通元件，分别与所述电源接口和所述地线连接，用于在所述电源接口产生负静电电流时导通。
[0022]可选地，所述第二负电流释放电路为第三单向导通元件，分别与所述IO接口和所述地线连接，用于在所述IO接口产生负静电电流时导通。
[0023]第二方面，本专利技术提供一种静电释放防护方法，所述方法包括：
[0024]在电源接口和/或IO接口产生正静电电流时，通过主结构中的第一正电流释放电路和各从结构中的第二正电流释放电路，将所述正静电电流释放到地线；
[0025]在释放正静电电流过程中，通过主结构中的第一电阻电容电路和各从结构中的第二电阻电容电路共同控制正静电电流释放时间；
[0026]在电源接口产生负静电电流时，通过各从结构中的第一负电流释放电路，将所述负静电电流释放到地线；
[0027]在IO接口产生负静电电流时，通过各从结构中的第二负电流释放电路，将所述负静电电流释放到地线。
[0028]本专利技术提供的一种静电释放防护电路及防护方法，具有以下有益效果：
[0029]通过主从结构分布式结构，将电容分散在主电路及从电路中，充分利用芯片面积，实现较大电容，提高ESD泄放时间；在各从电路中增加正电流释放电路，提高泄放电流的效率，提高整体ESD能力。
附图说明
[0030]图1为本专利技术实施例提供的一种ESD电流随时间变化的波形示意图；
[0031]图2为相关技术提供的一种ESD防护电路的示意图；
[0032]图3为相关技术提供的一种ESD网络结构的示意图；
[0033]图4为本专利技术实施例提供的一种静电释放防护电路的示意图；
[0034]图5为本专利技术实施例提供的一种静电释放防护电路的细化示意图；
[0035]图6为本专利技术实施例提供的一种多电容元件的静电释放防护电路；
[0036]图7为本专利技术实施例提供的一种两个从结构的静电释放防护电路；
[0037]图8为本专利技术实施例提供的一种静电释放防护方法的流程图。
具体实施方式
[0038]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，并不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0039]在本申请实施例的描述中，除非另有说明，“/”表示或的意思，例如，A/B可以表示A或B；文本中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电释放防护电路，其特征在于，包括：主结构，分别与电源接口和地线连接，包括第一电阻电容电路和第一正电流释放电路；至少一个从结构，各从结构分别与所述电源接口、所述地线和与该从结构对应的IO接口连接，所述IO接口通过第一单向导通元件连接到所述电源接口，包括第二电阻电容电路、第二正电流释放电路、第一负电流释放电路和第二负电流释放电路；所述第一电阻电容电路与所述第二电阻电容电路的电容元件为并联关系，且所述第二电阻电容电路分别共用所述第一电阻电容电路中的电阻元件；其中，通过所述第一正电流释放电路和第二正电流释放电路，将所述电源接口和/或IO接口产生的正静电电流释放到地线，通过所述第一电阻电容电路和第二电阻电容电路共同控制正静电电流释放时间，通过所述第一负电流释放电路将所述电源接口产生的负静电电流释放到地线，通过所述第二负电流释放电路将所述IO接口产生的负静电电流释放到地线。2.根据权利要求1所述的电路，其特征在于，所述第一单向导通元件为二极管，所述二极管的正极与该从结构对应的IO接口连接，负极与所述电源接口连接，将所述IO接口产生的正静电电流导通到所述电源接口。3.根据权利要求1所述的电路，其特征在于，所述第一正电流释放电路/所述第二正电流释放电路包括：反相器，输入端与所述电阻元件的一端连接，输出端与钳位电路连接，用于将输入端的电压取反输出到所述钳位电路，所述电阻元件的一端为分别与所述第一电阻电容电路和所述第二电阻电容电路中的电容元件连接的一端；钳位电路，分别与所述反相器、所述地线和所述电源接口连接，用于在所述与所述反相器连接的第一端口的电压，高于与所述地线连接的第二端口的电压时，将所述第一端口的正静电电流释放到地线。4.根据权利要求3所述的电路，其特征在于，所述钳位电路为N型场效应NM...

【专利技术属性】
技术研发人员：杜尉丰，傅懿斌，马波，
申请(专利权)人：青岛信芯微电子科技股份有限公司，
类型：发明
国别省市：