【技术实现步骤摘要】
探测器模块及其信号计数校正方法
[0001]本公开涉及X射线辐射领域，并且更具体地涉及探测器模块及其信号计数校正方法。
技术介绍
[0002]X射线成像系统通常由探测器、读出电路、数据传输与存储和上位机软件构成，其中，探测器通常是线阵或者面阵的光电探测器，专用读出集成电路用于读出探测器的电信号，它和探测器都是成像系统的核心器件。
[0003]读出电路按信号处理方式的不同分为两种类型：一类称之为电流积分型数据转换器(ADC)芯片，该芯片把探测器的电流信号进行积分后通过ADC转换成数字信号，实现射线在给定积分周期里的幅度检测；另一类称之为单光子计数型芯片，该芯片对探测器的信号进行放大、甄别、计数，实现单个光子的能量量子计数、幅度信息和时间信息的检测。
[0004]在利用现有的读出电路对探测器的信号进行计数时，在计数率较高且信号之间间隔过小时，读出电路中的成形电路的输出信号会出现堆积。信号堆积会降低读出电路/芯片计数率的线性度，同时也影响最大计数率。此外，信号堆积还会引起高能区计数比低能区计数多的情况，这将引起错误...
【技术保护点】
【技术特征摘要】
1.一种探测器模块，包括：探测器；以及读出电路，用于读出所述探测器的电信号并对所述电信号进行计数，所述读出电路包括电荷灵敏前放CSA电路、成形电路、甄别器和计数器，其中，所述读出电路还包括信号堆积校正电路，所述信号堆积校正电路连接在所述甄别器和所述计数器之间，以用于在由所述成形电路输出的信号堆积的情况下，基于所述信号堆积校正电路的预定窗口时间对所述甄别器的信号的脉冲宽度进行分割以进行堆积信号校正，以使所述计数器对经校正的信号进行计数。2.根据权利要求1所述的探测器模块，其中，所述信号堆积校正电路包括：至少一个第一二选一电路，具有第一输入端IN0、第二输入端IN1、选通输入端S以及输出端Q；以及延迟电路，具有输入端和输出端，其中，所述至少一个第一二选一电路中的所述第一输入端IN0与所述甄别器的输出端连接，所述至少一个第一二选一电路中的所述选通输入端S与所述延迟电路的所述输出端连接，并且所述至少一个第一二选一电路中的所述输出端Q与所述延迟电路的所述输入端连接。3.根据权利要求2所述的探测器模块，所述信号堆积校正电路还包括：第二二选一电路，用于选择所述信号堆积校正电路在所述读出电路中起校正作用还是不在所述读出电路中起校正作用，其中所述第二二选一电路的第一输入端IN0与所述至少一个第一二选一电路的输出端Q连接，所述第二二选一电路的第二输入端IN1与所述甄别器的输出端连接。4.根据权利要求2所述的探测器模块，其中，所述信号堆积校正电路的预定窗口时间等于所述延迟电路的输入上升沿到输出上升沿的延迟时间与所述延迟电路的输入下降沿到输出下降沿的延迟时间之和。5.根据权利要求2所述的探测器模块，其中，在由所述甄别器输出的信号为高电平触发脉冲的情况下，所述延迟电路的输入上升沿到输出上升沿的延迟时间大于所述延迟电路的输入下降沿到输出下降沿的延迟时间，并且所述至少一个第一二选一电路中的所述第二输入端IN1保持低电平；或者在由所述甄别器输出的信号为低电平触发脉冲的情况下，所述延迟电路的输入上升沿到输出上升沿的延迟时间小于所述延迟电路的输入下降沿到输出下降沿的延迟时间，并且所述至少一个第一二选一电路中的所述第二输入端IN1保持高电平。6.根据权利要求4所述的探测器模块，其中，所述信号堆积校正电路还被配置为执行以下操作：在由所述读出电路中的甄别器输出的信号为高电平触发脉冲的情况下，以所述信号堆积校正电路的输入上升沿到输出上升沿的延迟时间为标度，在输入下降沿到输出下降沿的延迟时间处对所述甄别器的信号的脉冲宽度进行分割，由此获得分割而成的所述信号的脉冲宽度/预定窗口时间个脉冲；以及以比所述信号的脉冲宽度/预定窗口时间大的最小整数作为堆积的信号的数量值，使得所述计数器对其进行计数。7.根据权利要求4所述的探测器模块，其中，所述信号堆积校正电路还被配置为执行以
下操作：在由所述读出电路中的甄别器输出的信号为低电平触发脉冲的情况下，以所述信号堆积校正电路的输入下降沿到输出下降沿的延迟时间为标度，在输入上升沿到输出上升沿的延迟时间处对所述甄别器的信号的脉冲宽度进行分割，由此获得分割而成的所述信号的脉冲宽度/预定窗口时间个脉冲；以及以比所述信号的脉冲宽度/预定窗口时间大的最小整数作为堆积的信号的数量...
【专利技术属性】
技术研发人员：吴宗桂，张丽，李波，杜迎帅，刘小桦，李伟宸，邓智，高乐，
申请(专利权)人：清华大学，
类型：发明
国别省市：
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