脉冲锁存器驱动电路及芯片制造技术

本发明专利技术实施例提供一种脉冲锁存器驱动电路及芯片。包括：控制器、时钟发生器、时钟控制单元和脉冲锁存器，其中，控制器分别与时钟控制单元和脉冲锁存器连接，时钟控制单元分别与时钟发生器和脉冲锁存器连接；控制器用于，向时钟控制单元发送时钟控制信号，向脉冲锁存器发送采样控制信号；时钟控制单元用于，接收时钟发生器产生的时钟脉冲信号，并根据时钟控制信号和时钟脉冲信号，生成时钟关断信号；脉冲锁存器用于，根据时钟关断信号停止翻转。用于节省脉冲锁存器的翻转功耗。

【技术实现步骤摘要】
脉冲锁存器驱动电路及芯片
本专利技术实施例涉及集成电路领域，尤其涉及一种脉冲锁存器驱动电路及芯片。
技术介绍
高性能处理芯片(例如，进阶精简指令集机器、数字信号处理器)中通常设置有数据产生电路、脉冲锁存器和时钟脉冲产生电路。数据产生电路用于向脉冲锁存器输入数据，时钟脉冲产生电路用于向脉冲锁存器输入时钟脉冲信号，脉冲锁存器可以根据时钟脉冲信号进行翻转。在脉冲锁存器翻转的过程中，可以对接收到的数据进行采样，以得到采样数据。在实际应用中，在高性能处理芯片处于低功耗模式下，高性能处理芯片中的数据产生电路停止向脉冲锁存器输入数据，但此时时钟脉冲产生电路仍然可以向脉冲锁存器输入时钟脉冲信号，使得脉冲锁存器根据接收到的时钟脉冲信号继续进行翻转。在上述过程中，数据产生电路停止向脉冲锁存器输入数据时，脉冲锁存器仍然根据接收到的时钟脉冲信号继续翻转，导致脉冲锁存器的翻转功耗较大。
技术实现思路
本专利技术实施例提供一种脉冲锁存器驱动电路及芯片，用于节省脉冲锁存器的翻转功耗。第一方面，本专利技术实施例提供一种脉冲锁存器驱动电路，包括：控制器、时钟发生器、时钟控制单元和脉冲锁存器，其中，控制器分别与时钟控制单元和脉冲锁存器连接，时钟控制单元分别与时钟发生器和脉冲锁存器连接；控制器用于，向时钟控制单元发送时钟控制信号，向脉冲锁存器发送采样控制信号；时钟控制单元用于，接收时钟发生器产生的时钟脉冲信号，并根据时钟控制信号和时钟脉冲信号，生成时钟关断信号；脉冲锁存器用于，根据时钟关断信号停止翻转。在一种可能的设计中，时钟控制单元包括：第一时钟处理模块、使能控制模块和时钟生成模块，其中，第一时钟处理模块分别与时钟发生器、使能控制模块和时钟生成模块连接；使能控制模块还分别与控制器和时钟生成模块连接，时钟生成模块还与脉冲锁存器连接。在另一种可能的设计中，第一时钟处理模块包括：第一非门和第二非门，其中，第一非门分别与时钟发生器、第二非门、使能控制模块和时钟生成模块连接，第二非门还与使能控制模块连接。在另一种可能的设计中，使能控制模块包括：或门和第一锁存器，其中，或门分别与控制器和第一锁存器连接；第一锁存器还分别与第一时钟处理模块和时钟生成模块连接。在另一种可能的设计中，时钟生成模块包括：三输入与门，其中，三输入与门分别与第一时钟处理模块、使能控制模块和时钟发生器连接。在另一种可能的设计中，第一锁存器包括：第一三态门、第二三态门和第三非门，其中，第一三态门分别与或门、第一时钟处理模块、第二三态门和第三非门连接；第二三态门还分别与第三非门和第一时钟处理模块连接；第三非门还与时钟生成模块连接。在另一种可能的设计中，脉冲锁存器包括：第二时钟处理模块、数据采样模块和数据输出模块，其中，第二时钟处理模块分别与时钟生成模块和数据采样模块连接；数据采样模块还分别与数据输出模块和控制器连接。在另一种可能的设计中，第二时钟处理模块包括：第四非门和第五非门，其中，第四非门分别与时钟生成模块、数据采样模块和第五非门连接；第五非门还与数据采样模块连接。在另一种可能的设计中，数据采样模块包括：选择器、第三三态门、第四三态门和第六非门，其中，选择器分别与第三三态门和控制器连接；第三三态门还分别与第二时钟处理模块、第四三态门和第六非门连接；第四三态门还与第六非门连接。在另一种可能的设计中，数据输出模块包括：第七非门和第八非门，其中，第七非门和第八非门分别与数据采样模块连接。第二方面，本专利技术实施例提供一种芯片，该芯片包括上述第一方面中任意中的脉冲锁存器驱动电路。本专利技术实施例提供的脉冲锁存器驱动电路及芯片，该电路包括：控制器、时钟发生器、时钟控制单元和脉冲锁存器，其中，控制器分别与时钟控制单元和脉冲锁存器连接，时钟控制单元分别与时钟发生器和脉冲锁存器连接；控制器用于，向时钟控制单元发送时钟控制信号，向脉冲锁存器发送采样控制信号；时钟控制单元用于，接收时钟发生器产生的时钟脉冲信号，并根据时钟控制信号和时钟脉冲信号，生成时钟关断信号；脉冲锁存器用于，根据时钟关断信号停止翻转。在上述过程中，设置有脉冲锁存器驱动电路在低功耗模式下，脉冲锁存器可以根据时钟关断信号停止翻转，节省了脉冲锁存器104的翻转功耗。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为本申请实施例提供的脉冲锁存器驱动电路的结构示意图一；图2为本申请实施例提供的脉冲锁存器驱动电路的结构示意图一；图3为专利技术实施例提供的脉冲锁存器驱动电路的逻辑电路图；图4为本专利技术实施例提供的脉冲锁存器驱动电路的数字电路设计应用示意图；图5为本专利技术实施例提供的时钟脉冲信号同步和同步时钟信号的示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。图1为本申请实施例提供的脉冲锁存器驱动电路的结构示意图一。如图1所示，脉冲锁存器驱动电路100包括：控制器101、时钟发生器102、时钟控制单元103和脉冲锁存器104，其中，控制器101分别与时钟控制单元103和脉冲锁存器104连接，时钟控制单元103分别与时钟发生器102和脉冲锁存器104连接；控制器101用于，向时钟控制单元103发送时钟控制信号，向脉冲锁存器104发送采样控制信号；时钟控制单元103用于，接收时钟发生器102产生的时钟脉冲信号，并根据时钟控制信号和时钟脉冲信号，生成时钟关断信号；脉冲锁存器104用于，根据时钟关断信号停止翻转。本申请提供的脉冲锁存器驱动电路可以设置在高性能处理芯片中。例如，高性能处理芯片可以为进阶精简指令集机器(AcornRISCMachine，ARM)、数字信号处理(DigitalSignalProcessing，DSP)器等。可选地，控制器101用于向时钟控制单元103发送的时钟控制信号，该时钟控制信号中包括两路高电平信号，或者两路低电平信号，或者一路高电平信号和一路低电平信号。可选地，控制器101用于向脉冲锁存器104发送采样控制信号，该采样控制信号为高电平信号。可选地，时钟发生器102用于产生时钟脉冲信号，该时钟脉冲信号为占空比为50％的方波信号。可选地，时钟控制单元103生成的时钟关断本文档来自技高网...

【技术保护点】
1.一种脉冲锁存器驱动电路，其特征在于，包括：控制器、时钟发生器、时钟控制单元和脉冲锁存器，其中，/n所述控制器分别与所述时钟控制单元和所述脉冲锁存器连接，所述时钟控制单元分别与所述时钟发生器和所述脉冲锁存器连接；/n所述控制器用于，向所述时钟控制单元发送时钟控制信号，向所述脉冲锁存器发送采样控制信号；/n所述时钟控制单元用于，接收所述时钟发生器产生的时钟脉冲信号，并根据所述时钟控制信号和所述时钟脉冲信号，生成时钟关断信号；/n所述脉冲锁存器用于，根据所述时钟关断信号停止翻转。/n

【技术特征摘要】
1.一种脉冲锁存器驱动电路，其特征在于，包括：控制器、时钟发生器、时钟控制单元和脉冲锁存器，其中，
所述控制器分别与所述时钟控制单元和所述脉冲锁存器连接，所述时钟控制单元分别与所述时钟发生器和所述脉冲锁存器连接；
所述控制器用于，向所述时钟控制单元发送时钟控制信号，向所述脉冲锁存器发送采样控制信号；
所述时钟控制单元用于，接收所述时钟发生器产生的时钟脉冲信号，并根据所述时钟控制信号和所述时钟脉冲信号，生成时钟关断信号；
所述脉冲锁存器用于，根据所述时钟关断信号停止翻转。


2.根据权利要求1所述的电路，其特征在于，所述时钟控制单元包括：第一时钟处理模块、使能控制模块和时钟生成模块，其中，
所述第一时钟处理模块分别与所述时钟发生器、所述使能控制模块和所述时钟生成模块连接；
所述使能控制模块还分别与所述控制器和所述时钟生成模块连接，所述时钟生成模块还与所述脉冲锁存器连接。


3.根据权利要求2所述的电路，其特征在于，所述第一时钟处理模块包括：第一非门和第二非门，其中，
所述第一非门分别与所述时钟发生器、所述第二非门、所述使能控制模块和所述时钟生成模块连接，所述第二非门还与所述使能控制模块连接。


4.根据权利要求2所述的电路，其特征在于，所述使能控制模块包括：或门和第一锁存器，其中，
所述或门分别与所述控制器和所述第一锁存器连接；
所述第一锁存器还分别与所述第一时钟处理模块和所述时钟生成模块连接。


5.根据权利要求2所述的电路，其特征在于，所述时钟生成模块包括：三输入与门，其中，
所述三输入与门分别与所述第一时钟处理模块、所述使能控制...

【专利技术属性】
技术研发人员：崔浩，杨炳君，
申请(专利权)人：龙芯中科技术股份有限公司，
类型：发明
国别省市：北京;11