程序处理装置制造方法及图纸

本发明专利技术提供一种谋求提高软件调试效率的程序处理装置。在控制ＬＳＩ（１２）中，将执行程序的ＣＰＵ核心（２１）以及ＣＰＵ核心（２１）访问存储器空间时使用的内部总线（２７）集成在同一半导体基板上。另外，具备监视内部总线（２７）并监控程序内的预先指定过的变量的状态的变量中断电路（２２）。该变量中断电路（２２）对应于所监控的变量的状态分别暂时停止ＣＰＵ核心（２１）的动作。

【技术实现步骤摘要】

本专利技术涉及程序处理装置，更详细地说涉及进行内部软件(firmware)等的动作验证时适于使用的控制LSI。
技术介绍
近年来，将内置了CPU的微型计算机等LSI作为内部用途使用，在软件的开发中一般采用计算芯片(evaluation chip)(以下称计算芯片)。在计算芯片中，除了搭载于目标系统的CPU以外，还搭载有支持软件调试的接口电路。而且，在搭载于用户板上的计算芯片上连接内电路仿真器(ICE(R))，通过从该ICE向CPU提供调试用命令，从而进行软件调试。另外，作为与使用计算芯片的调试系统相关的先行技术，例如公知专利文献1。(专利文献1)特开平11-282712号公报但是，在将包含CPU的外围电路搭载在1个芯片上、而实现系统级的功能的SOC(System On a Chip)等中，由于CPU的总线或控制信号汇集到芯片内部，因此产生调试效率降低的问题。即，在这种SOC的软件开发中，由于必须将CPU分别搭载在评价用板上进行调试，故存在将其做成1个芯片的开发费用成为必要，并且使设计期间延长，使TAT(TurnAround Time)降低的问题。进而，实情为极力要求降低这种软件调试等的试验成本，可使用于调试的端子被限制为少数。因此，存在无法有效地进行调试的问题。另外，在现状中，在软件的开发阶段中，通过预先在程序的源代码中设定断点(break point)，在经过此处时使程序停止执行，从而进行调试。但是，在该方法中，由于必须为了设定断点而改写程序存储器，因此存在调试作业繁杂的问题。
技术实现思路
本专利技术鉴于这些实际情况，其目在于，提供一种可以实现软件调试效率提高的程序处理装置。为达到上述目的，根据方案1所述的专利技术，一种程序处理装置，其具备执行程序的CPU；与上述CPU集成在同一半导体基板上的、在上述CPU访问存储器空间时使用的内部总线；和监视上述内部总线，监控1个以上上述程序内的预先指定的变量的状态，对应于该监控的变量的状态而暂时停止上述CPU的动作的变量中断电路。根据该构成，在程序内可以任意设定用户想要校验的变量并进行调试。而且，当变更监控的变量的状态时，能停止CPU的动作来修正程序的错误。由此，可以一边随时把握程序的动作状态一边进行调试，可以高效地进行调试作业。根据方案2所述的专利技术，一种程序处理装置，其具备执行程序的CPU；与上述CPU集成在同一半导体基板上的、在上述CPU访问存储器空间时使用的内部总线；监视上述内部总线，并监控1个以上上述程序内的预先指定的变量的状态，具有在由上述CPU改写该监控的变量的值时，使上述CPU的动作暂时停止的第一变量中断方式的变量中断电路。根据该构成，每当改写监控的变量的值时，可以一边随时校验程序的动作一边进行调试。根据方案3所述的专利技术，一种程序处理装置，其具备执行程序的CPU；与上述CPU集成在同一半导体基板上的、在上述CPU访问存储器空间时使用的内部总线；和监视上述内部总线，并监控1个以上上述程序内的预先指定的变量的状态，具有在将该监控的变量值改写为预先指定的值时，使上述CPU的动作暂时停止的第二变量中断方式的变量中断电路。根据该构成，由于只有在将变量改写为预先指定的值时才停止CPU的动作，故可以缩短CPU的动作停止时间。由此，可以高效地进行调试作业。根据方案4所述的专利技术，上述变量中断电路具备保存1个以上所监控的变量的地址值的地址寄存器；和将根据上述地址值而监控的变量值保持到该每个地址中的数据寄存器。根据该构成，可以设定多个所监控的变量的地址值，校验多个变量的状态。根据方案5所述的专利技术，变量中断电路具备相对所监控的多个变量，能分别设定上述第一变量中断方式或上述第二变量中断方式的方式设定寄存器。根据该构成，由于对应于程序内的所监控的变量，能任意地设定变量中断功能，因此可以更高效地进行调试作业。根据方案6所述的专利技术，变量中断电路通过接口装置连接调试装置，并将上述地址值、根据地址值而监控的变量的值以及在上述第二变量中断方式中指定的变量值，作为所定的发送用命令后续的变量信息发送到上述调试装置中。由此，调试装置可以在变量中断电路中接收所监控的多个变量信息。根据方案7所述的专利技术，变量中断电路在所定的发送周期内定期地将上述变量信息发送到调试装置中。由此，即使在更新变量的值的情况下，用户也可以随时确认其状态，可以更准确地把握程序的动作状态。根据本专利技术，可以提供一种实现软件调试效率提高的程序处理装置。附图说明图1是表示一实施方式的调试系统的概略构成的框图。图2是表示变量中断电路的内部寄存器的说明图。图3是表示变量中断电路的方式设定寄存器的说明图。图中12-作为程序处理装置的控制LSI，13-作为调试装置的个人计算机(PC)，21-作为CPU的CPU核心，22-变量中断电路，23-作为接口装置的调试I/F，25-作为外围电路的内部RAM，26-作为外围电路的内部寄存器，27-内部总线，42-地址寄存器，43-数据寄存器，51-方式设定寄存器。具体实施例方式以下，参照附图，对将本专利技术的程序处理装置例如适用于进行固件(firmware)调试的控制LSI的一实施方式进行说明。图1是表示本实施方式的调试系统11的概略的框图。调试系统11包括作为程序处理装置的控制LSI12；及作为通过该控制LSI12和工具总线而连接的调试装置的个人计算机(以下称PC)13。如后所述，控制LSI12是将包含CPU的外围电路搭载在一块芯片上，来实现系统级功能的系统LSI。PC13例如具有由ICE(R)等构成的调试工具14。具体地说，在控制LSI12中备有调试用端子(图示省略)，在其调试用端子上连接有工具总线的总线电缆15。为了减小对控制LSI12的芯片尺寸的影响而只设计了少数(在本实施例中为2个(pin))的调试端子，该控制LSI12经总线电缆15与调试工具14进行串行通信。另外，在本实施方式中，在2个调试用端子上分别连接时钟总线和数据总线，以使控制LSI12和调试工具14间的数据传送(双向)与时钟脉冲同步进行。控制LSI12在同一半导体基板上具有CPU核心21、变量中断电路22、调试接口(以下称调试I/F)23、外部总线接口(以下称外部总线I/F)24、作为外围电路的内部RAM25及内部寄存器26。另外，在图中虽然没有示出，但控制LSI12还包括由CPU核心21进行动作控制的信号处理电路。CPU核心21、变量中断电路22、外部总线接口24、内部RAM25及内部寄存器26经内部总线27相互连接。CPU核心21和变量中断电路22经内部总线28连接，CPU核心21和调试I/F23经内部总线29连接。变量中断电路22和调试I/F23经内部总线30连接。在外部总线I/F24上，经外部总线31而连接有程序存储器32。程序存储器32在本实施方式中例如由闪存(flash memory)构成，成为调试对象的固件以能在CPU核心21中执行的形态保存在该存储器32中。具体地讲，对利用C语言等高级语言记述的固件(程序)执行编译处理及链接处理，变换为CPU核心21可以执行的机器语言的指令序列并保存起来。CPU核心21读入保存在程序存储器32内的程序并将命令译码，通过访问由映射到该CPU核心21的存储器映像的地址所指定的区域(存储本文档来自技高网...

【技术保护点】
一种程序处理装置，其特征在于，具备：执行程序的ＣＰＵ；与所述ＣＰＵ集成在同一半导体基板上的、在所述ＣＰＵ访问存储器空间时使用的内部总线；和监视所述内部总线，监控１个以上所述程序内的预先指定过的变量的状态，并根据该监控 的变量的状态暂时停止所述ＣＰＵ的动作的变量中断电路。

【技术特征摘要】
JP 2003-8-21 2003-2974571.一种程序处理装置，其特征在于，具备执行程序的CPU；与所述CPU集成在同一半导体基板上的、在所述CPU访问存储器空间时使用的内部总线；和监视所述内部总线，监控1个以上所述程序内的预先指定过的变量的状态，并根据该监控的变量的状态暂时停止所述CPU的动作的变量中断电路。2.一种程序处理装置，其特征在于，具备执行程序的CPU；与所述CPU集成在同一半导体基板上的、在所述CPU访问存储器空间时使用的内部总线；和监视所述内部总线，监控1个以上所述程序内的预先指定过的变量的状态，具有由所述CPU改写该监控的变量的值时，暂时停止所述CPU的动作的第一变量中断方式的变量中断电路。3.一种程序处理装置，其特征在于，具备执行程序的CPU；与所述CPU集成在同一半导体基板上的、在所述CPU访问存储器空间时使用的内部总线；和监视所述内部总线，监控1个以上所述程序内的预先指定过的变量...

【专利技术属性】
技术研发人员：铃木贵之，山川尚哉，
申请(专利权)人：三洋电机株式会社，
类型：发明
国别省市：JP[日本]