整合肖特基功率MOSFET及其制造方法技术

本发明专利技术公开了一种整合肖特基功率MOSFET，各MOSFET器件单元结构的沟槽中形成有屏蔽导电材料层和栅极导电材料层；肖特基二极管的形成区域整合在对应的两个沟槽之间；在各MOSFET器件单元结构的形成区域中，沟槽之间的第一外延层表面形成有沟道区和源区；在肖特基二极管的形成区域中，第一外延层的表面未形成沟道区和源区，第一外延层顶部直接通过接触孔连接到源极且接触孔和第一外延层相接触形成肖特基二极管。本发明专利技术还公开了一种整合肖特基功率MOSFET的制造方法。本发明专利技术能大幅度降低漂移区的导通电阻的同时，缩短器件的反向恢复时间，降低正向导通压降，同时改善器件的导通和开关损耗，大幅度提高器件的效率。

【技术实现步骤摘要】
整合肖特基功率MOSFET及其制造方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种整合肖特基功率MOSFET；本专利技术还涉及一种整合肖特基功率MOSFET的制造方法。
技术介绍
现有的普通沟通栅MOSFET，一般上来讲，正向导通压降都比较高，器件开关恢复时间比较长，这样的话，功耗也比较大，尤其是在器件开关的时候。对于具有屏蔽栅(shieldgatetrench，SGT)的沟槽栅器件来讲，由于器件本身的设计优势，主要是通过在沟槽中设置屏蔽栅，屏蔽栅能对沟槽之间的外延层进行横向耗尽，从而能提高外延层的耐压，在保持外延层的耐压不变或提高的条件下能采用更高掺杂浓度的外延层，而沟槽之间的外延层是作为漂移区的主要组成部分，故能降低导通电阻，由于具有屏蔽栅的沟槽栅器件的导通阻抗已经比较低，开关损耗就是一个比较关心的问题了。
技术实现思路
本专利技术所要解决的技术问题是提供一种整合肖特基功率MOSFET，能大幅度降低漂移区的导通电阻的同时，缩短器件的反向恢复时间，降低正向导通压降，同时改善器件的导通和开关损耗，大幅度提高本文档来自技高网...

【技术保护点】
1.一种整合肖特基功率MOSFET，其特征在于，功率MOSFET包括多个并联的MOSFET器件单元结构，各所述MOSFET器件单元结构包括形成于第一导电类型的第一外延层中的沟槽；/n在所述沟槽中形成有屏蔽导电材料层和栅极导电材料层，所述屏蔽导电材料层和所述第一外延层之间隔离有屏蔽介质层，所述栅极导电材料层和所述第一外延层之间隔离有栅介质层，所述屏蔽导电材料层和所述栅极导电材料层之间隔离有第三隔离介质层；/n肖特基二极管的形成区域整合在对应的两个所述沟槽之间；/n在各所述MOSFET器件单元结构的形成区域中，所述沟槽之间的所述第一外延层表面形成有第二导电类型的沟道区，所述栅极导电材料层的深度大于...

【技术特征摘要】
1.一种整合肖特基功率MOSFET，其特征在于，功率MOSFET包括多个并联的MOSFET器件单元结构，各所述MOSFET器件单元结构包括形成于第一导电类型的第一外延层中的沟槽；
在所述沟槽中形成有屏蔽导电材料层和栅极导电材料层，所述屏蔽导电材料层和所述第一外延层之间隔离有屏蔽介质层，所述栅极导电材料层和所述第一外延层之间隔离有栅介质层，所述屏蔽导电材料层和所述栅极导电材料层之间隔离有第三隔离介质层；
肖特基二极管的形成区域整合在对应的两个所述沟槽之间；
在各所述MOSFET器件单元结构的形成区域中，所述沟槽之间的所述第一外延层表面形成有第二导电类型的沟道区，所述栅极导电材料层的深度大于所述沟道区的结深，被所述栅极导电材料层侧面覆盖的所述沟道区的表面用于形成沟道，所述沟道区在所述功率MOSFET反向偏置时承受电压；在所述沟道区的表面形成有第一导电类型重掺杂的源区；所述源区通过顶部形成的接触孔连接到由正面金属层形成的源极，所述接触孔穿过层间膜；
在所述肖特基二极管的形成区域中，所述第一外延层的表面未形成所述沟道区和所述源区，所述肖特基二极管的形成区域中的所述第一外延层顶部直接通过接触孔连接到所述源极，所述接触孔中填充的金属和所述第一外延层相接触形成所述肖特基二极管；
所述沟道区底部的所述第一外延层组成漂移区；
所述屏蔽导电材料层增加对所述漂移区的耗尽；所述肖特基二极管的形成区域中的所述第一外延层被所述屏蔽导电材料层侧面覆盖，能增加器件的耐压和降低器件的导通电阻，并同时缩短器件的反向恢复时间。


2.如权利要求1所述的整合肖特基功率MOSFET，其特征在于：所述第一外延层形成于半导体衬底表面，所述半导体衬底为第一导电类型重掺杂，漏区形成于背面减薄后的所述半导体衬底的背面。


3.如权利要求2所述的整合肖特基功率MOSFET，其特征在于：所述半导体衬底为硅衬底，所述第一外延层为硅外延层；所述屏蔽导电材料层的材料为多晶硅，所述栅极导电材料层为多晶硅，所述屏蔽介质层的材料为氧化层，所述栅介质层的材料为氧化层，第三隔离介质层的材料为氧化层。


4.如权利要求1所述的整合肖特基功率MOSFET，其特征在于：所述功率MOSFET中，所述肖特基二极管的形成区域的面积占所述功率MOSFET的总面积的比率最小值达10％以下。


5.如权利要求1所述的整合肖特基功率MOSFET，其特征在于：所述源区顶部的所述接触孔的底部形成有第二导电类型重掺杂的沟道引出区，所述沟道引出区的底部和所述沟道区接触，所述沟道区通过所述沟道引出区和顶部对应的所述接触孔连接到所述源极；所述沟道引出区未形成在所述肖特基二极管的形成区域中的所述第一外延层的表面。


6.如权利要求1所述的整合肖特基功率MOSFET，其特征在于：所述接触孔的金属材料和所述正面金属层的金属材料相同或不相同。


7.如权利要求1所述的整合肖特基功率MOSFET，其特征在于：所述沟槽中的所述屏蔽导电材料层和所述栅极导电材料层形成的叠加结构为左右结构或者为上下结构。


8.如权利要求1至7中任一权项所述的整合肖特基功率MOSFET，其特征在于：所述功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。


9.一种整合肖特基功率MOSFET的制造方法，其特征在于，包括如下步骤：
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【专利技术属性】
技术研发人员：刘坚，
申请(专利权)人：南通尚阳通集成电路有限公司，
类型：发明
国别省市：江苏;32