整理指令处理方法、存储器控制电路单元与存储装置制造方法及图纸

本发明专利技术提供一种整理指令处理方法、存储器控制电路单元与存储器存储装置。所述方法包括：从主机系统接收整理指令，其中所述整理指令用以指示多个逻辑地址中的至少一逻辑地址所存储的数据是可被抹除的；根据所述整理指令，计算进行一数据整理操作所需程序化的数据的第一数据量；以及根据所述第一数据量判断执行第一整理操作或第二整理操作。

【技术实现步骤摘要】
整理指令处理方法、存储器控制电路单元与存储装置
本专利技术涉及一种整理指令处理方法，尤其涉及一种用于可复写式非易失性存储器模块的整理指令处理方法及使用此方法的存储器控制电路单元与存储器存储装置。
技术介绍
数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器(rewritablenon-volatilememory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记本计算机。固态硬盘就是一种以快闪存储器作为存储媒体的存储器存储装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。快闪存储器模块具有多个实体抹除单元且每一实体抹除单元具有多个实体程序化单元，其中在实体抹除单元中写入数据时必须依据实体程序化单元的顺序写入数据。此外，已被写入数据的实体程序化单元并需先被抹除后才能再次用于写入数据。特别是，实体抹除单元为抹除的最小单位，并且实体程序化单元为程序化(亦称写入)的最小单元。因此，在快闪存储器模块的管理中，实体抹除单元会被区分为数据区与闲置区。数据区的实体抹除单元是用以存储主机系统所存储的数据。具体来说，存储器存储装置中的存储器控制电路单元会将主机系统所存取的逻辑地址转换为逻辑区块的逻辑地址并且将逻辑区块的逻辑地址映射至数据区的实体抹除单元的实体程序化单元。也就是说，快闪存储器模块的管理上数据区的实体抹除单元是被视为已被使用的实体抹除单元(例如，已存储主机系统所写入的数据)。例如，存储器控制电路单元会使用逻辑至实体映射表来记载逻辑区块与数据区的实体抹除单元的映射关系，其中逻辑区块中的逻辑地址是对应所映射的实体抹除单元的实体程序化单元。闲置区的实体抹除单元是用以轮替数据区中的实体抹除单元。具体来说，如上所述，已写入数据的实体抹除单元必须被抹除后才可再次用于写入数据，因此，闲置区的实体抹除单元是被设计用于写入数据以替换映射逻辑区块的实体抹除单元。基此，在闲置区中的实体抹除单元为空或可使用的实体抹除单元，即无记录数据或标记为已没用的无效数据。也就是说，数据区与闲置区的实体抹除单元的实体程序化单元是以轮替方式来映射逻辑区块的逻辑地址，以存储主机系统所写入的数据。在目前的快闪存储器存储技术中，当主机系统删除逻辑地址上的数据时，其会下达整理指令以通知存储器控制电路单元哪些逻辑地址上的数据已被删除，由此在执行垃圾搜集(garbagecollection)操作(亦称为有效数据合并操作)时，存储器控制电路单元可避免搬移已被删除的数据，而提升快闪存储装置的效能且延长快闪存储器的寿命。然而，执行对应整理指令的操作可能会增加快闪存储器磨损，因此，如何有效地处理整理指令，是此领域技术人所致力的目标。
技术实现思路
本专利技术提供一种整理指令处理方法、存储器控制电路单元与存储器存储装置，可减少可复写式非易失性存储器模块的损耗并延长可复写式非易失性存储器模块的寿命。本专利技术一范例实施例提出一种整理指令处理方法，用于可复写式非易失性存储器模块。其中所述可复写式非易失性存储器模块包括多个实体抹除单元，所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元，所述多个实体程序化单元映射至多个逻辑地址。所述方法包括：从主机系统接收整理指令，其中所述整理指令用以指示所述多个逻辑地址中的至少一逻辑地址所存储的数据是可被抹除的；根据所述整理指令，计算进行数据整理操作所需程序化的数据的第一数据量；以及根据所述第一数据量判断执行第一整理操作或第二整理操作，其中执行所述第一整理操作时，根据所述整理指令更新所述至少一逻辑地址对应的逻辑至实体映射表，其中执行所述第二整理操作时，根据所述整理指令更新所述至少一逻辑地址映射的第一实体程序化单元所存储的第一数据以产生第二数据，并将所述第二数据写入所述可复写式非易失性存储器模块。在本专利技术的一范例实施例中，上述根据所述第一数据量判断执行所述第一整理操作或所述第二整理操作的步骤包括：判断所述第一数据量是否小于预设门槛值；以及若判断所述第一数据量不小于所述预设门槛值，则执行所述第一整理操作，若判断所述第一数据量小于所述预设门槛值，则执行所述第二整理操作。在本专利技术的一范例实施例中，上述根据所述第一数据量判断执行所述第一整理操作或所述第二整理操作的步骤包括：取得所述至少一逻辑地址对应的所述逻辑至实体映射表；计算所述逻辑至实体映射表的第二数据量；以及根据所述第一数据量及所述第二数据量判断执行所述第一整理操作或所述第二整理操作。在本专利技术的一范例实施例中，上述根据所述第一数据量及所述第二数据量判断执行所述第一整理操作或所述第二整理操作的步骤包括：判断所述第一数据量是否小于所述第二数据量；以及若判断所述第一数据量不小于所述第二数据量，则执行所述第一整理操作，若判断所述第一数据量小于所述第二数据量，则执行所述第二整理操作。在本专利技术的一范例实施例中，上述执行所述第一整理操作时，根据所述整理指令更新所述至少一逻辑地址对应的所述逻辑至实体映射表的步骤包括：在所述逻辑至实体映射表中将对应所述整理指令所指示的所述至少一逻辑地址的映射更改为空值，并且不更新所述至少一逻辑地址映射的所述第一实体程序化单元所存储的所述第一数据。在本专利技术的一范例实施例中，上述执行所述第一整理操作时，根据所述整理指令更新所述至少一逻辑地址对应的所述逻辑至实体映射表的步骤还包括：更新所述至少一逻辑地址映射的所述第一实体程序化单元所属的实体抹除单元的有效数据计数。在本专利技术的一范例实施例中，上述执行所述第二整理操作时，根据所述整理指令更新所述至少一逻辑地址映射的第一实体程序化单元所存储的所述第一数据以产生所述第二数据的步骤包括：根据所述逻辑至实体映射表查找所述整理指令所指示的所述至少一逻辑地址映射的所述第一实体程序化单元；读取所述第一实体程序化单元中所存储的所述第一数据；以及将所述第一数据中所述整理指令指示删除的数据更新为预设值，以产生所述第二数据。本专利技术一范例实施例提出一种存储器控制电路单元，用于控制包括多个实体抹除单元的可复写式非易失性存储器模块。其中所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元，所述多个实体程序化单元映射至多个逻辑地址。所述存储器控制电路单元包括主机接口、存储器接口以及存储器管理电路。所述主机接口用以耦接至主机系统。所述存储器接口用以耦接至所述可复写式非易失性存储器模块。所述存储器管理电路耦接至所述主机接口与所述存储器接口。所述存储器管理电路用以从所述主机系统接收整理指令，其中所述整理指令用以指示所述多个逻辑地址中的至少一逻辑地址所存储的数据是可被抹除的。所述存储器管理电路还用以根据所述整理指令，计算进行数据整理操作所需程序化的数据的第一数据量。并且，所述存储器管理电路还用以根据所述第一数据量判断执行第一整理操作或第二整理操作。其中执行所述第一整理操作时，所述存储器管理电路还用以根据所述整理指令更新所述至少一逻辑地址对应的逻辑至实体映射表。其中执行所述第二整理操作时，所述本文档来自技高网...

【技术保护点】
1.一种整理指令处理方法，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元，所述多个实体程序化单元映射至多个逻辑地址，所述方法包括：/n从主机系统接收整理指令，其中所述整理指令用以指示所述多个逻辑地址中的至少一逻辑地址所存储的数据是可被抹除的；/n根据所述整理指令，计算进行数据整理操作所需程序化的数据的第一数据量；以及/n根据所述第一数据量判断执行第一整理操作或第二整理操作，其中执行所述第一整理操作时，根据所述整理指令更新所述至少一逻辑地址对应的逻辑至实体映射表，/n其中执行所述第二整理操作时，根据所述整理指令更新所述至少一逻辑地址映射的第一实体程序化单元所存储的第一数据以产生第二数据，并将所述第二数据写入所述可复写式非易失性存储器模块。/n

【技术特征摘要】
1.一种整理指令处理方法，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元，所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元，所述多个实体程序化单元映射至多个逻辑地址，所述方法包括：
从主机系统接收整理指令，其中所述整理指令用以指示所述多个逻辑地址中的至少一逻辑地址所存储的数据是可被抹除的；
根据所述整理指令，计算进行数据整理操作所需程序化的数据的第一数据量；以及
根据所述第一数据量判断执行第一整理操作或第二整理操作，其中执行所述第一整理操作时，根据所述整理指令更新所述至少一逻辑地址对应的逻辑至实体映射表，
其中执行所述第二整理操作时，根据所述整理指令更新所述至少一逻辑地址映射的第一实体程序化单元所存储的第一数据以产生第二数据，并将所述第二数据写入所述可复写式非易失性存储器模块。


2.根据权利要求1所述的整理指令处理方法，其中根据所述第一数据量判断执行所述第一整理操作或所述第二整理操作的步骤包括：
判断所述第一数据量是否小于预设门槛值；以及
若判断所述第一数据量不小于所述预设门槛值，则执行所述第一整理操作，
若判断所述第一数据量小于所述预设门槛值，则执行所述第二整理操作。


3.根据权利要求1所述的整理指令处理方法，其中根据所述第一数据量判断执行所述第一整理操作或所述第二整理操作的步骤包括：
取得所述至少一逻辑地址对应的所述逻辑至实体映射表；
计算所述逻辑至实体映射表的第二数据量；以及
根据所述第一数据量及所述第二数据量判断执行所述第一整理操作或所述第二整理操作。


4.根据权利要求3所述的整理指令处理方法，其中根据所述第一数据量及所述第二数据量判断执行所述第一整理操作或所述第二整理操作的步骤包括：
判断所述第一数据量是否小于所述第二数据量；以及
若判断所述第一数据量不小于所述第二数据量，则执行所述第一整理操作，
若判断所述第一数据量小于所述第二数据量，则执行所述第二整理操作。


5.根据权利要求1所述的整理指令处理方法，其中执行所述第一整理操作时，根据所述整理指令更新所述至少一逻辑地址对应的所述逻辑至实体映射表的步骤包括：
在所述逻辑至实体映射表中将对应所述整理指令所指示的所述至少一逻辑地址的映射更改为空值，并且不更新所述至少一逻辑地址映射的所述第一实体程序化单元所存储的所述第一数据。


6.根据权利要求5所述的整理指令处理方法，其中执行所述第一整理操作时，根据所述整理指令更新所述至少一逻辑地址对应的所述逻辑至实体映射表的步骤还包括：
更新所述至少一逻辑地址映射的所述第一实体程序化单元所属的实体抹除单元的有效数据计数。


7.根据权利要求1所述的整理指令处理方法，其中执行所述第二整理操作时，根据所述整理指令更新所述至少一逻辑地址映射的第一实体程序化单元所存储的所述第一数据以产生所述第二数据的步骤包括：
根据所述逻辑至实体映射表查找所述整理指令所指示的所述至少一逻辑地址映射的所述第一实体程序化单元；
读取所述第一实体程序化单元中所存储的所述第一数据；以及
将所述第一数据中所述整理指令指示删除的数据更新为预设值，以产生所述第二数据。


8.一种存储器控制电路单元，用于控制包括多个实体抹除单元的可复写式非易失性存储器模块，其中所述多个实体抹除单元的每一实体抹除单元具有多个实体程序化单元，所述多个实体程序化单元映射至多个逻辑地址，所述存储器控制电路单元包括：
主机接口，用以耦接至主机系统；
存储器接口，用以耦接至所述可复写式非易失性存储器模块；以及
存储器管理电路，耦接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以从所述主机系统接收整理指令，其中所述整理指令用以指示所述多个逻辑地址中的至少一逻辑地址所存储的数据是可被抹除的，
其中所述存储器管理电路还用以根据所述整理指令，计算进行数据整理操作所需程序化的数据的第一数据量，并且
其中所述存储器管理电路还用以根据所述第一数据量判断执行第一整理操作或第二整理操作，
其中执行所述第一整理操作时，所述存储器管理电路还用以根据所述整理指令更新所述至少一逻辑地址对应的逻辑至实体映射表，
其中执行所述第二整理操作时，所述存储器管理电路还用以根据所述整理指令更新所述至少一逻辑地址映射的第一实体程序化单元所存储的第一数据以产生第二数据，并将所述第二数据写入所述可复写式非易失性存储器模块。


9.根据权利要求8所述的存储器控制电路单元，其中所述存储器管理电路还用以判断所述第一数据量是否小于预设门槛值，并且
若判断所述第一数据量不小于所述预设门槛值，则所述存储器管理电路还用以执行所述第一整理操作，
若判断所述第一数据量小于所述预设门槛值，则所述存储器管理电路还用以执行所述第二整理操作。


10.根据权利要求8所述的存储器控制电路单元，其中所述存储器管理电路还用以取得所述至少一逻辑地址对应的所述逻辑至实体映射表，
其中所述存储器管理电路还用以计...

【专利技术属性】
技术研发人员：陈国荣，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：中国台湾;71