一种输出兼容HCSL时钟和LVDS时钟的装置制造方法及图纸

本申请公开了一种输出兼容HCSL时钟和LVDS时钟的装置，该装置包括：源端电路、终端输出电路、源端开关模块、终端开关模块以及开关控制模块。源端电路的输出端连接终端输出电路，源端开关模块嵌入在源端电路中，终端开关模块嵌入在终端输出电路中，开关控制模块分别与源端开关模块和终端开关模块通信连接。通过本申请，在主机端输入HCSL时钟信号的情况下，通过控制电路对信号电路的切换，能够兼容终端设备HCSL或LVDS任意一种电平接口，从而实现两种时钟信号的兼容，解决主机端和终端设备电平匹配困难的问题。

【技术实现步骤摘要】
一种输出兼容HCSL时钟和LVDS时钟的装置
本申请涉及高速时钟
，特别是涉及一种输出兼容HCSL(High-speedCurrentSteeringLogic，高速电流导向逻辑)时钟和LVDS(LowVoltageDifferentialSignal，低电压差分信号)时钟的装置。
技术介绍
计算机主机以及外设例如：内存、IO卡和NVME(Non-VolatileMemoryexpress，非易失性内存主机控制器接口规范)固态硬盘等，通常采用高速时钟作为数据通信的参考时钟。最常用的参考时钟为HCSL电平的时钟和LVDS电平的时钟，即：HCSL时钟和LVDS时钟。如何针对主机端输入的HCSL电平时钟，在终端设备分别实现HCSL电平时钟的输出和LVDS电平时钟的输出，是个重要的技术问题。目前，由于常规的设备或器件智能支持一种电平标准，在终端设备实现两种电平时钟的输出的装置，通常是分别采用两套输出电路。采用直流耦合电路实现HCSL时钟到HCSL时钟的输出，采用交流耦合电路实现HCSL时钟到LVDS时钟的输出。然而，目前实现两种电本文档来自技高网...

【技术保护点】
1.一种输出兼容HCSL时钟和LVDS时钟的装置，其特征在于，所述装置包括：源端电路、终端输出电路、源端开关模块、终端开关模块以及开关控制模块，所述源端电路的输出端连接所述终端输出电路，所述源端开关模块嵌入在源端电路中，所述终端开关模块嵌入在终端输出电路中，所述开关控制模块分别与源端开关模块和终端开关模块通信连接；/n所述源端电路，用于输入HCSL电平时钟；/n所述终端输出电路，用于利用终端开关模块，将HCSL电平时钟转换为HCSL电平时钟或者LVDS电平时钟。/n

【技术特征摘要】
1.一种输出兼容HCSL时钟和LVDS时钟的装置，其特征在于，所述装置包括：源端电路、终端输出电路、源端开关模块、终端开关模块以及开关控制模块，所述源端电路的输出端连接所述终端输出电路，所述源端开关模块嵌入在源端电路中，所述终端开关模块嵌入在终端输出电路中，所述开关控制模块分别与源端开关模块和终端开关模块通信连接；
所述源端电路，用于输入HCSL电平时钟；
所述终端输出电路，用于利用终端开关模块，将HCSL电平时钟转换为HCSL电平时钟或者LVDS电平时钟。


2.根据权利要求1所述的一种输出兼容HCSL时钟和LVDS时钟的装置，其特征在于，所述源端开关模块包括：第一源端开关和第二源端开关，所述终端开关模块包括：第一终端开关、第二终端开关、第三终端开关和第四终端开关。


3.根据权利要求2所述的一种输出兼容HCSL时钟和LVDS时钟的装置，其特征在于，所述源端电路中包括：源端CLK-p信号电路和源端CLK-n信号电路，所述源端CLK-p信号电路包括：第一源端开关、第一源端匹配电阻、第一并联电阻和第一接地电阻，所述源端CLK-n信号电路包括：第二源端开关、第二源端匹配电阻、第二并联电阻和第二接地电阻；
所述第一源端开关和第一并联电阻串联之后与所述第一源端匹配电阻并联，所述第一接地电阻接地，所述第二源端开关和第二并联电阻串联之后与所述第二源端匹配电阻并联，所述第二接地电阻接地。


4.根据权利要求3所述的一种输出兼容HCSL时钟和LVDS时钟的装置，其特征在于，所述第一源端匹配电阻和第二源端匹配电阻均为33欧姆，所述第一并联电阻和第二并联电阻均为68欧姆，所述第一接地电阻和第二接地电阻均为50欧姆。

【专利技术属性】
技术研发人员：上官宇剑，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：新型
国别省市：江苏;32