包括神经网络处理电路的存储器装置制造方法及图纸

本公开涉及一种存储器装置，包括：N个单元阵列区域；计算处理块，适用于通过对输入数据执行网络级操作来生成计算完成数据，该网络级操作表示在循环中重复M次层级操作的操作，该层级操作表示并行地执行N次神经网络计算的操作；数据操作块，适用于将输入数据和(M*N)条神经网络处理信息存储在N个单元阵列区域中，并且通过数据传送缓冲器输出计算完成数据；以及操作控制块，适用于控制计算处理块和数据操作块。块。块。

【技术实现步骤摘要】
包括神经网络处理电路的存储器装置
[0001]相关申请的交叉引用
[0002]本申请要求于2019年11月18日提交的申请号为10-2019-0147555的韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体并入本文。


[0003]示例性实施例涉及一种存储器系统，更特别地，涉及一种包括神经网络处理电路的存储器装置。

技术介绍

[0004]神经网络是通过对人脑的神经元建模来配置的，也被称为ANN(人工神经网络)，这旨在强调神经元不是真实神经元的事实。
[0005]神经网络处理操作是用于卷积神经网络(CNN)或递归神经网络(RNN)的基本技术，其对应于机器学习技术之中的深度学习技术。神经网络处理操作可以用于处理多层感知(MLP)。
[0006]参照图1，用于处理MLP的神经网络可以包括多个层1至5，多个层1至5中的一层可以包括多个神经元。也就是说，可以对每个神经元进行数学建模，可以通过根据所需算法对多个神经元进行分组来配置一个层1、2、3、4或5，并且可以通过根据所需算法对多个层1至5进行分组来配置神经网络。
[0007]通常，起始处的层1可以被称为“输入层”，末端处的层5可以被称为“输出层”，并且输入层1和输出层5之间的层(该示例中的层2至4)可以被称为“隐藏层”。
[0008]彼此相邻的不同层中包括的神经元可以通过突触以各种方式连接，并且可以将权重赋予每个突触。此外，可以根据输入数据来确定输入层1中的神经元的值。此外，可以根据先前层中的神经元和突触来计算隐藏层2至4中的每一个和输出层5中的神经元的值。

技术实现思路

[0009]各个实施例涉及一种包括能够执行神经网络处理的神经网络处理电路的存储器装置。
[0010]在实施例中，一种存储器装置可以包括：N个单元阵列区域；计算处理块，适用于在计算模式的计算时段期间通过对输入数据执行网络级操作来生成计算完成数据，该网络级操作表示在循环中重复M次层级操作的操作，该层级操作表示从N个单元阵列区域并行地加载N条神经网络处理信息并且并行地执行N次神经网络计算的操作；数据操作块，适用于在输入时段将通过数据传送缓冲器输入的输入数据和(M*N)条神经网络处理信息存储在N个单元阵列区域中，并且在输出时段通过数据传送缓冲器输出计算完成数据；以及操作控制块，适用于响应于通过输入缓冲器输入的命令和地址，控制进入和退出输入时段、计算时段和输出时段，并且控制计算处理块和数据操作块，其中N和M可以是等于或大于2的自然数。
[0011]在正常模式下，数据操作块在写入操作期间将通过数据传送缓冲器输入的数据存
储在N个单元阵列区域中，并可以在读取操作期间读取N个单元阵列区域中的数据并且通过数据传送缓冲器输出所读取的数据，并且操作控制块可以响应于通过输入缓冲器输入的命令和地址而控制进入和退出正常模式以及控制数据操作块。
[0012](M*N)条神经网络处理信息可以包括(M*N)条权重信息和(M*N)条计算信息，并且操作控制块在输入时段可以控制数据操作块，以将M条权重信息和M条计算信息存储在各个N个单元阵列区域中。
[0013]操作控制块可以响应于通过输入缓冲器输入的计算输入命令进入输入时段，并且可以响应于通过输入缓冲器输入的地址，控制数据操作块将输入数据、M条权重信息和M条计算信息存储在各个N个单元阵列区域中。
[0014]操作控制块可以响应于通过输入缓冲器输入的计算开始命令而退出输入时段，然后进入计算时段，可以响应于通过输入缓冲器输入的地址而控制层级操作和网络级操作，并且可以响应于从计算处理块传送的计算完成信号而控制数据操作块将计算完成数据存储在N个单元阵列区域中。
[0015]操作控制块可以响应于通过输入缓冲器输入的计算完成命令而退出计算时段，然后进入输出时段，可以响应于通过输入缓冲器输入的地址，控制数据操作块从N个单元阵列区域读取计算完成数据，并且可以通过数据传送缓冲器输出所读取的计算完成数据。
[0016]在进入计算时段之后，操作控制块可以重复加载操作M次以对应于网络级操作，该加载操作表示以下操作：控制数据操作块从N个单元阵列区域并行地读取N个单元阵列区域中存储的(M*N)条权重信息和(M*N)条计算信息之中的N条权重信息和N条计算信息，以对应于层级操作，然后可以将所读取的信息加载到计算处理块。
[0017]操作控制块可以响应于进入计算时段而执行第一加载操作，并且可以分别响应于从计算处理块传送的中间完成信号而执行第二至第M加载操作。
[0018]输入数据可以包括N条第一输入数据，并且计算完成数据可以包括N条第一计算完成数据，在进入输入时段之后，操作控制块可以控制数据操作块将N条第一输入数据以一条第一输入数据的方式而存储在各个N个单元阵列区域中。
[0019]操作控制块可以控制数据操作块：响应于进入计算时段，将从各个N个单元阵列区域并行地读取的N条第一输入数据加载到计算处理块，当从计算处理块输出计算完成信号和N条第一计算完成数据时，将N条第一计算完成数据以一条第一计算完成数据的方式而存储在各个N个单元阵列区域中。
[0020]操作控制块可以控制数据操作块：响应于进入输出时段，从N个单元阵列区域并行地读取N条第一计算完成数据，并且通过数据传送缓冲器输出所读取的N条第一计算完成数据。
[0021]计算处理块可以通过对响应于进入计算时段而加载的N条第一输入数据并行地执行第一层级操作中包括的N次神经网络计算来生成N条循环数据，在第二至第M层级操作中的每个期间，该计算处理块可以在当前层级操作中加载作为先前层级操作的结果而生成的N条循环数据，并可以并行地执行N次神经网络计算，该计算处理块可以将作为第M层级操作的结果而生成的N条循环数据作为N条第一计算完成数据输出到该数据操作块，N条第一计算完成数据是网络级操作的结果。
[0022]计算处理块可以对层级操作完成的次数进行计数；每当计数值增加1时，计算处理
块可以生成中间完成信号并且可以将中间完成信号输出到操作控制块，直到计数值变为(M-1)为止；当计数值变为M时，计算处理块可以生成计算完成信号，并且可以将计算完成信号输出到操作控制块。
[0023]输入数据可以包括(K*N)条第二输入数据，并且计算完成数据可以包括(K*N)条第二计算完成数据；在进入输入时段之后，操作控制块可以控制数据操作块在N个单元阵列区域的每个中存储K条第二输入数据；计算处理块可以通过对(K*N)条第二输入数据之中的N条第二输入数据执行一次网络级操作，生成(K*N)条第二计算完成数据之中的N条第二计算完成数据，并且可以通过对(K*N)条第二输入数据执行扩展网络级操作来生成(K*N)条第二计算完成数据，该扩展网络级操作表示在计算时段连续执行K次网络级操作的操作，其中K可以是等于或大于2的自然数。
[0024]在进入计算时段之后，操作控制块可以重复K次扩展加载操作以对应于扩展网络级操作，扩展加载操作表示以下操作：控制数据操作块以将本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器装置，包括：N个单元阵列区域；计算处理块，在计算模式的计算时段期间通过对输入数据执行网络级操作来生成计算完成数据，所述网络级操作表示在循环中重复M次层级操作的操作，所述层级操作表示从所述N个单元阵列区域并行地加载N条神经网络处理信息并且并行地执行N次神经网络计算的操作；数据操作块，在输入时段将通过数据传送缓冲器输入的所述输入数据和(M*N)条神经网络处理信息存储在所述N个单元阵列区域中，并且在输出时段通过所述数据传送缓冲器输出所述计算完成数据；以及操作控制块，响应于通过输入缓冲器输入的命令和地址，控制进入和退出所述输入时段、所述计算时段和所述输出时段，并且控制所述计算处理块和所述数据操作块，其中N和M是等于或大于2的自然数。2.根据权利要求1所述的存储器装置，其中在正常模式下，所述数据操作块在写入操作期间将通过所述数据传送缓冲器输入的数据存储在所述N个单元阵列区域中，以及在读取操作期间读取所述N个单元阵列区域中的数据并且通过所述数据传送缓冲器输出所读取的数据，并且其中所述操作控制块响应于通过所述输入缓冲器输入的命令和地址而控制进入和退出所述正常模式以及控制所述数据操作块。3.根据权利要求1所述的存储器装置，其中所述(M*N)条神经网络处理信息包括(M*N)条权重信息和(M*N)条计算信息，并且其中所述操作控制块在所述输入时段控制所述数据操作块，以将M条权重信息和M条计算信息存储在各个所述N个单元阵列区域中。4.根据权利要求3所述的存储器装置，其中所述操作控制块响应于通过所述输入缓冲器输入的计算输入命令而进入所述输入时段，并且响应于通过所述输入缓冲器输入的地址，控制所述数据操作块将所述输入数据、所述M条权重信息和所述M条计算信息存储在各个所述N个单元阵列区域中。5.根据权利要求4所述的存储器装置，其中所述操作控制块响应于通过所述输入缓冲器输入的计算开始命令而退出所述输入时段，然后进入所述计算时段，响应于通过所述输入缓冲器输入的地址而控制所述层级操作和所述网络级操作，并且响应于从所述计算处理块传送的计算完成信号而控制所述数据操作块将所述计算完成数据存储在所述N个单元阵列区域中。6.根据权利要求5所述的存储器装置，其中所述操作控制块响应于通过所述输入缓冲器输入的计算完成命令而退出所述计算时段，然后进入所述输出时段，响应于通过所述输入缓冲器输入的地址而控制所述数据操作块从所述N个单元阵列区域读取所述计算完成数据，并且通过所述数据传送缓冲器输出所读取的计算完成数据。7.根据权利要求6所述的存储器装置，其中在进入所述计算时段之后，所述操作控制块重复M次加载操作以对应于所述网络级操作，所述加载操作表示以下操作：控制所述数据操作块从所述N个单元阵列区域并行地读取所述N个单元阵列区域中存储的所述(M*N)条权重信息和所述(M*N)条计算信息之中的N条权重信息和N条计算信息，以对应于所述层级操作，
然后将所读取的信息加载到所述计算处理块。8.根据权利要求7所述的存储器装置，其中所述操作控制块响应于进入所述计算时段而执行第一加载操作，并且分别响应于从所述计算处理块传送的中间完成信号而执行第二加载操作至第M加载操作。9.根据权利要求8所述的存储器装置，其中所述输入数据包括N条第一输入数据，并且所述计算完成数据包括N条第一计算完成数据，其中在进入所述输入时段之后，所述操作控制块控制所述数据操作块将所述N条第一输入数据以一条第一输入数据的方式而存储在各个所述N个单元阵列区域中。10.根据权利要求9所述的存储器装置，其中所述操作控制块控制所述数据操作块：响应于进入所述计算时段，将从各个所述N个单元阵列区域并行地读取的所述N条第一输入数据加载到所述计算处理块，并且当从所述计算处理块输出所述计算完成信号和所述N条第一计算完成数据时，将所述N条第一计算完成数据以一条第一计算完成数据的方式而存储在各个所述N个单元阵列区域中。11.根据权利要求10所述的存储器装置，其中所述操作控制块控制所述数据操作块：响应于进入所述输出时段，从所述N个单元阵列区域并行地读取所述N条第一计算完成数据，并且通过所述数据传送缓冲器输出所读取的N条第一计算完成数据。12.根据权利要求10所述的存储器装置，其中所述计算处理块通过对响应于进入所述计算时段而加载的所述N条第一输入数据并行地执行第一层级操作中包括的N次神经网络计算，来生成N条循环数据，其中在第二至第M层级操作中的每个期间，所述计算处理块在当前层级操作中加载作为先前层级操作的结果而生成的N条循环数据，并且并行地执行所述N次神经网络计算，其中所述计算处理块将作为所述第M层级操作的结果而生成的N条循环数据作为所述N条第一计算完成数据输出到所述数据操作块，所述N条第一计算完成数据是所述网络级操作的结果...

【专利技术属性】
技术研发人员：郭昌敏，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：