一种数字通讯总线电平检测电路制造技术

本发明专利技术提供一种数字通讯总线电平检测电路，其包括：外部端口；内部串行时钟引脚；内部串行数据引脚；第一上拉电阻，其连接于内部串行时钟引脚和外部端口之间；第二上拉电阻，其连接于内部串行数据引脚和外部端口之间；电平检测器，其用于检测内部串行时钟引脚或内部串行数据引脚的高电平，并将检测到的该高电平作为参考高电平；波形整形电路，其以参考高电平作为逻辑高电平，对外部串行数据信号进行整形以得到外部串行数据信号，对外部串行时钟信号进行整形以得到外部串行时钟信号。与现有技术相比，本发明专利技术可以在内外部间形成正确的通讯交流，其既不需要额外的接口电源管脚，又节省了芯片面积。芯片面积。芯片面积。

【技术实现步骤摘要】
一种数字通讯总线电平检测电路


[0001]本专利技术涉及数字通讯总线
，尤其涉及一种数字通讯总线电平检测电路。

技术介绍

[0002]当前数字通讯总线SDA(串行数据线)SCL(串行时钟线)，其开漏或者开集结构，客户端需上拉电阻(R1/R2)再连接外接接口电平VDDIO，由于内部芯片电路受到半导体工艺、温度和芯片电源电压VDD的影响限制，其需要知道外部VDDIO的电平梯度，否则会出现逻辑电平混乱,以致通讯失败或者错误。现有的做法是在内部芯片中直接增加一个专用管脚作为内外部通讯电源的接口，来指明SDA和SCL的逻辑电平,既增加了芯片版图面积，又增加了封装尺寸和管脚数量，成本很高。
[0003]因此，有必要提出一种新的技术方案来解决上述问题。

技术实现思路

[0004]本专利技术的目的之一在于提供一种数字通讯总线电平检测电路，其在内外部间形成正确的通讯交流，既不需要额外的接口电源管脚，又节省了芯片面积。
[0005]根据本专利技术的一个方面，本专利技术提供一种数字通讯总线电平检测电路，其包括：外部端口1，其与外部端口电源VDDIO相连；内部串行时钟引脚2，其与外部串行时钟线SCL相连，以接收外部串行时钟信号SCL；内部串行数据引脚3，其与外部串行数据线SDA相连，以接收外部串行数据信号SDA；第一上拉电阻R1，其连接于所述内部串行时钟引脚2和外部端口1之间；第二上拉电阻R2，其连接于所述内部串行数据引脚3和外部端口1之间；电平检测器，其用于检测所述内部串行时钟引脚2或所述内部串行数据引脚3的高电平，并将检测到的该高电平作为参考高电平VDT，所述参考高电平VDT通过所述电平检测器的第一输出端输出；波形整形电路，其第一输入端接收所述外部串行时钟信号SCL，其第二输入端接收所述外部串行数据信号SDA，其第三输入端接收所述参考高电平VDT，所述波形整形电路以所述参考高电平VDT作为逻辑高电平，对所述外部串行数据信号SDA进行整形以得到矩形脉冲，该矩形脉冲即为整形后的外部串行数据信号SDAP，对所述外部串行时钟信号SCL进行整形以得到矩形脉冲，该矩形脉冲即为整形后的外部串行时钟信号SCLP。
[0006]进一步的，所述的数字通讯总线电平检测电路还包括电平转换电路，所述电平转换电路的第一输入端与所述整形后的外部串行时钟信号SCLP相连，其第二输入端与所述整形后的外部串行数据信号SDAP相连，其电源端与内部通信电路140的电源VDD相连，所述电平转换电路以所述内部通信电路140的电源VDD作为逻辑高电平，对所述整形后的外部串行数据信号SDAP进行电平转换以得到内部串行数据信号SDAin，对所述整形后的外部串行时钟信号SCLP进行电平转换以得到内部串行时钟信号SCLin，其中，所述内部串行数据信号SDAin与所述内部通讯电路中的内部串行数据线相连，所述内部串行时钟信号SCLin与所述内部通讯电路中的内部串行时钟线相连。
[0007]进一步的，所述波形整形电路包括第一施密特触发器和第二施密特触发器，所述
第一施密特触发器与所述外部串行时钟信号SCL相连，其电源端与参考高电平VDT相连，所述第一施密特触发器以参考高电平VDT作为逻辑高电平，对所述外部串行时钟信号SCL进行整形以得到理想的矩形脉冲，该理想的矩形脉冲即为整形后的外部串行时钟信号SCLP，所述整形后的外部串行时钟信号SCLP由所述第一施密特触发器122的输出端输出；所述第二施密特触发器的输入端与所述外部串行数据信号SDA，其电源端与参考高电平VDT相连，所述第二施密特触发器以参考高电平VDT作为逻辑高电平，对所述外部串行数据信号SDA进行整形以得到理想的矩形脉冲，该理想的矩形脉冲即为整形后的外部串行数据信号SDAP，所述整形后的外部串行数据信号SDAP由所述第二施密特触发器124的输出端输出。。
[0008]进一步的，所述电平转换电路包括第一电平转换器和第二电平转换器，所述第一电平转换器的输入端与所述整形后的外部串行时钟信号SCLP相连，其电源端与内部通信电路的电源VDD相连，所述第一电平转换器以内部通信电路的电源VDD作为逻辑高电平，对所述整形后的外部串行时钟信号SCLP进行电平转换以得到内部串行时钟信号SCLin；所述第二电平转换器的输入端与所述收整形后的外部串行数据信号SDAP相连，其电源端与所述内部通信电路的电源VDD相连，所述第二电平转换器以所述内部通信电路的电源VDD作为逻辑高电平，对所述整形后的外部串行数据信号SDAP进行电平转换以得到内部串行数据信号SDAin。
[0009]进一步的，所述外部端口1为数字通讯总线的任意外部端口。
[0010]进一步的，所述内部通信电路的电源VDD的电平梯度大于或者等于所述外部端口电源VDDIO。
[0011]进一步的，所述电平检测器的第一输入端与所述内部串行时钟引脚2相连，以接收所述外部串行时钟信号SCL，所述电平检测器的第二输入端与所述内部串行数据引脚3相连，以接收外部串行数据信号SDA，所述电平检测器的第二输出端输出其第一输入端接收到的所述外部串行时钟信号SCL，其第三输出端输出其第二输入端接收到的所述外部串行数据信号SDA；所述整形电路的第一输入端与所述电平检测器的第二输出端相连，以接收所述外部串行时钟信号SCL；所述整形电路的第二输入端与所述电平检测器的第三输出端相连，以接收所述外部串行数据信号SDA。
[0012]进一步的，所述电平检测器把所述参考高电平VDT通过内部电容存储起来；所述参考高电平VDT的电平值约等于所述外部端口电源VDDIO。
[0013]与现有技术相比，本专利技术中的数字通讯总线电平检测电路，首先，借助数字通讯总线的任意外部端口，SDA引脚或者SCL引脚，由电平检测器检测SDA引脚或者SCL引脚的高电平，其作为波形整形电路的逻辑高电平，由波形整形电路把外部串行时钟信号SCL和外部串行数据信号SDA转换成自适应的正确的逻辑电平；然后，电平转换电路以内部通讯电路的电源VDD为逻辑电平，得到内部串行数据信号SDAin和内部串行时钟信号SCLin，并提供给内部通讯电路使用，从而实现正确配置内部数字通讯逻辑电平的目的，在内外部间形成正确的通讯交流，既不需要额外的接口电源管脚，又节省了芯片面积。
【附图说明】
[0014]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本
领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
[0015]图1为本专利技术在一个实施例中的数字通讯总线电平检测电路的电路示意图。
【具体实施方式】
[0016]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。
[0017]此处所称的“一个实施例”或“实施例”是指可包含于本专利技术至少一个实现方式中的特定特征、结构或特性。在本说明书本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数字通讯总线电平检测电路，其特征在于，其包括：外部端口(1)，其与外部端口电源(VDDIO)相连；内部串行时钟引脚(2)，其与外部串行时钟线(SCL)相连，以接收外部串行时钟信号(SCL)；内部串行数据引脚(3)，其与外部串行数据线(SDA)相连，以接收外部串行数据信号(SDA)；第一上拉电阻(R1)，其连接于所述内部串行时钟引脚(2)和外部端口(1)之间；第二上拉电阻(R2)，其连接于所述内部串行数据引脚(3)和外部端口(1)之间；电平检测器，其用于检测所述内部串行时钟引脚(2)或所述内部串行数据引脚(3)的高电平，并将检测到的该高电平作为参考高电平(VDT)，所述参考高电平(VDT)通过所述电平检测器的第一输出端输出；波形整形电路，其第一输入端接收所述外部串行时钟信号(SCL)，其第二输入端接收所述外部串行数据信号(SDA)，其第三输入端接收所述参考高电平(VDT)，所述波形整形电路以所述参考高电平(VDT)作为逻辑高电平，对所述外部串行数据信号(SDA)进行整形以得到矩形脉冲，该矩形脉冲即为整形后的外部串行数据信号(SDAP)，对所述外部串行时钟信号(SCL)进行整形以得到矩形脉冲，该矩形脉冲即为整形后的外部串行时钟信号(SCLP)。2.根据权利要求1所述的数字通讯总线电平检测电路，其特征在于，其还包括电平转换电路，所述电平转换电路的第一输入端与所述整形后的外部串行时钟信号(SCLP)相连，其第二输入端与所述整形后的外部串行数据信号(SDAP)相连，其电源端与内部通信电路的电源(VDD)相连，所述电平转换电路以所述内部通信电路的电源(VDD)作为逻辑高电平，对所述整形后的外部串行数据信号(SDAP)进行电平转换以得到内部串行数据信号(SDAin)，对所述整形后的外部串行时钟信号(SCLP)进行电平转换以得到内部串行时钟信号(SCLin)，其中，所述内部串行数据信号(SDAin)与所述内部通讯电路中的内部串行数据线相连，所述内部串行时钟信号(SCLin)与所述内部通讯电路中的内部串行时钟线相连。3.根据权利要求1所述的数字通讯总线电平检测电路，其特征在于，所述波形整形电路包括第一施密特触发器和第二施密特触发器，所述第一施密特触发器与所述外部串行时钟信号(SCL)相连，其电源端与参考高电平(VDT)相连，所述第一施密特触发器以参考高电平(VDT)作为逻辑高电平，对所述外部串行时钟信号(SCL)进行整形以得到理想的矩形脉冲，该理想的矩形脉冲即为整形后的外部串行时钟信号(SCLP)，所述整形后的外部串行时钟...

【专利技术属性】
技术研发人员：金羊华，黄黎，丁希聪，刘尧，蒋乐跃，
申请(专利权)人：美新半导体天津有限公司，
类型：发明
国别省市：