基于在线实时数据的FPGA硬件错误归因分析方法技术

本发明专利技术提出基于在线实时数据的FPGA硬件错误归因分析方法，用于精确诊断现有FPGA功能模块电路发生SEU的错误模式。首先，获取FPGA端各个检测对象电路模块A中交织伴随电路A`的编号α、算法功能信息γ、实时测试结果У、错误信息保存并记录；然后，通过测试结果实时反馈控制测试数据，依据资源类错误模式识别规则，在线分析检测到错误后R次的测试信息，识别检测对象电路模块的资源类错误模式；最后，获取实时检测到交织伴随电路测试结果У并在线分析，识别检测对象电路模块的数量类错误模式。本发明专利技术提高了故障检测精度、检测分辨率和故障检测覆盖率，为多个故障逻辑资源的防护加固策略提供了指导依据。供了指导依据。供了指导依据。

【技术实现步骤摘要】
基于在线实时数据的FPGA硬件错误归因分析方法


[0001]本专利技术属于片上系统
，具体涉及一种基于在线实时数据的FPGA硬件错误归因分析方法，可用于对FPGA系统由于单粒子效应产生的软错误故障类型进行判定。

技术介绍

[0002]随着电子通信、导航定位、压缩编码、图像处理等应用在航空、航天领域的快速发展，人们对空间电子仪器的处理性能要求越来越高。大规模现场可编程逻辑门阵列(FPGA)依靠工作频率高、可实现功能逻辑丰富、成本低、开发灵活等优势被广泛使用。但随着工艺技术的不断提高，高密度FPGA在空间环境下受辐射影响也愈发严重，其内部逻辑资源对单粒子效应敏感程度的差异性，使得错误模式在时间和空间上呈现多样性。因此，深入研究内部逻辑资源发生的错误模式，实现多种故障逻辑资源的精确诊断以及干扰性评估，对提高FPGA设备运行的可靠性有着重要指导意义。
[0003]Abramovici等在《BIST
‑
based test and diagnosis of FPGA logic blocks》中采用BIST的方法检测可编程本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.基于在线实时数据的FPGA硬件错误归因分析方法，其特征在于，步骤1：获取FPGA端各个检测对象电路模块A中交织伴随电路A`的编号α、算法功能信息γ、实时测试结果У、错误信息保存并记录；所述错误信息包括错误数量λ、错误数据的位置μ以及处理时间延迟、超时信息ν；所述步骤1的具体过程是：步骤1a，通过交织伴随电路开发文本信息中的算法实现描述，获取交织伴随电路的编号α、算法功能信息γ；其中，模块编号α的记录形式是：α＝Moudle_i，{i＝1,2,3
…
N}：该变量代表工程中的第i个交织伴随电路的编号，N为整个工程中的交织伴随电路数量；算法功能信息γ是：所述交织伴随电路算法功能，分为两种Function_a、Function_b，Function_a通过以Unit_a1、Unit_a2、Unit_a3为基本单元，流水线形式组合实现的算法功能；Function_b通过以Unit_b1为基本单元，流水线形式组合实现的算法功能；两种算法功能独立集成于交织伴随电路中；所述的Unit_a1通过以对输入进行高位与低位换位后，分别与输入的一次与和或操作作为基本单元，通过时序逻辑电路级联，扩展LUT、FF以及布局布线、开关矩阵、配置存储器的资源使用量；所述的Unit_a2通过以对输入进行高位与低位换位后，分别与输入的一次与和或操作作为基本单元，通过组合逻辑电路级联，扩展LUT以及布局布线、开关矩阵、配置存储器的资源使用量；所述的Unit_a3通过对输出进行移位寄存的形式级联，扩展FF以及布局布线、开关矩阵、配置存储器的资源使用量；所述的Unit_b1通过例化BRAM原语，扩展BRAM以及布局布线、开关矩阵、配置存储器的资源使用量；步骤1b，依据开发脚本获取交织伴随电路的标准输入输出格式的数据包；所述的标准输入输出格式的数据包具体内容包括各个交织伴随电路的标准输入数据I和标准输出数据O，其中每个交织伴随电路的测试数据包含两部分，第一部分为测试Function_a_i的标准数据Test_a_i，第二部分为测试Function_b_i的标准数据Test_b_i；步骤1c，通过协处理器端对交织伴随电路输入标准输入I得到测试输出，将测试输出与标准输出O进行异或得到检测测试结果У，通过定时器实时计算处理时间，获取实时检测测试结果的错误信息，У中体现错误所在位，其中包含错误数量λ、错误位置μ以及处理时间延迟、超时信息ν；步骤2：通过测试结果实时反馈控制测试数据，依据资源类错误模式识别规则，在线分析检测到错误后R次的测试信息У、λ、μ、ν，识别检测对象电路模块的资源类错误模式；通过测试结果实时反馈控制测试数据的具体方法是：开始测试，取出当前测试数据所在地址ADDR_i的标准输入输出数据，向交织伴随电路输入标准输入数据后获取测试输出数据，将标准输出数据与经过交织伴随电路处理后的输出数据进行异或，如果测试结果不为零，则判定有错误发生，此时将当前测试数据的所在地
址赋值给下一次测试所需取出的测试地址，即ADDR_i＝ADDR_i；如果测试结果为零，则判定无错，此时将当前测试数据的所在地址加一后赋值给下一次测试所需取出的测试地址，即ADDR_i＝ADDR_i+1；步骤3：获取检测到交织伴随电路测试结果У并分析，识别检测对象电路模块的数量类错误模式。2.根据权利要求1所述的基于在线实时数据的FPGA硬件错误归因分析方法，其特征在于，步骤1a中，各个基本单元之间的组合关系由测试电路资源的比例和总量确定USER1(LUT，FF)＝Q*Unit_a1(LUT，FF)+W*Unit_a2(LUT)+E*Unit_a3(FF)；USER2(BRAM)＝R*Unit_b1(BRAM)；其中，参数Q、W、E根据检测电路中LUT与FF资源的总量和比例关系确定，参数R根据检测电路的BRAM的总量确定；根据功能电路的时序以及检测电路贴合率的要求，约束条件为：W<3Q；Q*Unit_a1(LUT)+W*Unit_a2(LUT)>USER1(LUT)；Q*Unit_a1(FF)+E*Unit_a3(FF)>USER1(FF)；R*Unit_b1(BRAM)>USER2(BRAM)；为满足时序电路建立时间和保持时间的要求，每两个Unit_a2单元后添加一个Unit_a1或Unit_a3单元。3.根据权利要求1所述的基于在线实时数据的FPGA硬件错误归因分析方法，其特征...

【专利技术属性】
技术研发人员：闫允一，韩笑冬，程首豪，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：