校正数据存储器中错误的数据处理设备制造技术

提供一种数据处理设备，该设备具有数据存储器（１０），该存储器具有地址输入和数据输出，用于输出多比特字。该数据存储器（１０）具有在字组的字中的相关位置上引起潜在错误的结构。擦除存储电路（１６）存储和字组相关联的比特位置信息，并在数据存储器（１０）中寻址其比特位置信息被存储的组中的字时，输出该比特位置信息。错误校正和检测单元（１２）被安排为：对于在利用比特位置信息选定的比特位置上的比特使用错误擦除，校正数据存储器（１０）中的字，其中该比特位置信息来自这些字所属的组的擦除存储单元（１６）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及包括数据存储器和错误校正单元的数据处理设备，以校正从数据存储器中读取的数据字中的错误。
技术介绍
美国专利号4335458公开了一种具有存储器以及错误校正电路的电路，其使用纠错码(ECC)来校正从存储器中读取的数据字中的错误。正如所公知的，当使用ECC时，数据被编码存储在字中，这些字属于一组ECC字，这些ECC字包含多于编码数据字的比特，因此不同的ECC字在多个比特位置上总是相互不同的。在来自存储器的数据字的错误校正过程中，选择通常在最少数量的比特位置上不同于已读取的字的ECC字。上述的美国专利号4335458观察到，数据字内比特的数目和ECC字内比特的数目之间的比率可通过使用较大数据字来降低，但由于其他的原因，数据字不应太大。该文献将此观察(点)应用到一个方案，其中ECC代码字由四个可独立寻址的数据字组成。当寻址特定数据字时，最初仅读取包含所寻址数据字的较大ECC码字的一部分，并将其用于检测是否存在错误。如果检测到错误，则从其它的地址读取包含其他三个数据字的ECC码字的其他三个部分，并在错误校正过程中使用整个ECC码字。上述的美国专利号4335458对于数据字中不同位置上的比特使用单独的存储器。这增加了相同位置上的比特在多个字中可能都是错误的风险。该文献注意到，通过将ECC码字看待为由符号组成，并通过使用将符号作为整体来校正的纠错技术，能够有效地校正此种类型的错误，其中每个符号包含来自不同数据字中的相同位置的比特。因为在符号内集中出现由于故障存储器导致的组合错误，所以与比特任意分布在整个ECC码字中的情况相比，在一个符号中能校正更多数目的比特。结果，数据字内比特的数目和ECC字内比特的数目之间的比率可以保持为小的。然而，上述美国专利号4335458提出的方案具有的缺点在于，当出现错误时，每次必须读取多个字。这意味着，错误引起了可变的延迟，除非在没有错误时总是使用足以读取所有数据字的延迟。可选地，可通过每次从ECC字中并行读取所有字来避免可变延迟。然而，如果仅需要其中的一个数据字，则这不必要地降低了存储器速度和/或不必要地增加了存储电路的数量。
技术实现思路
因此，本专利技术的一个目的是使用在不同数据字中的相关比特位置上的错误之间的相关性来校正来自存储器的数据字中的错误，同时降低读取多个数据字以校正错误的开销。其中，本专利技术的一个目的是校正数据字中的错误，而不需要大的校正存储器。根据本专利技术的设备在权利要求1中阐明。根据本专利技术，使用擦除存储单元来保持在来自相应数据字组的数据字中检测到错误的比特位置的记录，该擦除存储器一次为至少一个组包含比特位置信息。当通过为了纠错目的而“擦除”比特，从涉及记录其错误的比特位置的位置读取来自某组的另一字时，使用该记录。在此使用的“擦除(erasing)”用于纠错码领域中的特定意义上。如在此所使用的，当选择在最低数量的位置上不同于从存储器中读取的字的ECC码字时，“擦除”变为忽略来自擦除位置的一个或多个比特。本专利技术预定用于遭受存储器故障的存储器，其中这些故障影响了在预定组内的比特，从而故障一起影响了该组的所有比特。在一个例子中，存储器是NAND闪存，其中每个组对应于多个存储晶体管，这些晶体管的主电流通道(main current channel)被串联，从而必须通过使组中的其他晶体管导通来从组中的晶体管读取比特。在此情形中，影响主电流通道串行连接的存储器故障可能对于存储在该组的存储晶体管内的所有比特引起错误。该擦除存储单元对于数据存储器中所有组的擦除比特位置可以具有相应的位置。然而，根据本专利技术的另一方面，该擦除存储单元存储器可以具有少于数据存储器内组数目的位置。因此，较小的擦除存储单元就足够了。在此情形中，优选地使用相关联的存储器，其存储比特位置信息以及相关联的组地址。相关联的存储器的内容在使用过程中更新。当使用地址来寻址数据存储器时，与该组的地址相关联存储的比特信息被检索。当从数据存储器中读取特定组的字时检测到错误并且当前没有存储用于该特定组的比特位置信息时，在擦除存储单元中的存储位置优选地被重复用于该特定组，替换用于另一组的信息。因此，仅需要小数目的存储位置用于擦除信息。在简单的实施例中，对于数据存储器中的所有组，仅提供一个存储位置。根据本专利技术的另一方面，仅在来自某组的多个字中的相同比特位置上检测到错误之后，擦除存储单元验证用于擦除的某组的比特位置信息。因此，由于随机错误而引起的擦除的风险被降低了。根据本专利技术的进一步方面，该设备被安排为通过寻址特定组中的其他字来响应在来自特定组的字中检测到不可校正的错误。如果该不可校正性是由于随机错误引起的，这使之有可能发现擦除比特位置，这可能能够校正最初不可校正的字。优选地，擦除存储器是配置的，以致于它能处理不同的字组结构。附图说明将使用在随后的附图中显示的实施例的例子来说明本专利技术的这些和其他目的以及优点。图1显示了具有存储矩阵的电路；图2显示了存储矩阵的细节；图3显示了擦除存储单元的例子；图4显示了擦除存储单元的另一个例子。具体实施例方式图1显示了具有存储矩阵10、读出电路11、错误校正和检测电路12、寻址电路14、擦除存储电路16、更新电路18以及处理电路19的设备。处理电路19具有地址输出耦合到寻址电路14和擦除存储器电路16的地址输入。寻址电路14具有耦合到存储矩阵10的输出，该矩阵具有耦合到读出电路11的位线。读出电路11和擦除存储电路16都具有耦合到错误校正和检测电路12的输出。错误校正和检测电路12具有耦合到处理电路19的校正数据输出、耦合到擦除存储电路16的错误位置信号传输输出、以及耦合到更新电路18的错误检测输出。更新电路18具有耦合到擦除存储电路16的控制输出。存储矩阵10是公知某些错误有可能共同出现在预定字组中的相关联位置上的类型。此种类型存储器的一个例子是NAND闪存。图2显示了NAND闪存矩阵的例子。该矩阵包含具有浮栅的存储器晶体管240，即保持表示数据的电荷的栅电极。该存储器被组织在存储器晶体管的行和列中。每列对应于位线20，并被组织在存储器晶体管240的组22，24中(仅明确显示了来自唯一一组24的存储器晶体管)。存储器晶体管240的主电流通道串联连接在电源连接V(通常，地)和列的位线20之间。来自寻址电路14(未示出)的选择线26每个都被连接到矩阵的各自行中的存储器晶体管240的栅电极。在操作中，当寻址行组以及组内的特定行时，寻址电路14施加行电压，以使存储器晶体管240对于所有的行(但是，除了在寻址组中的寻址行)无条件地导通(在独立于数据的意义上无条件)。寻址电路14使未被寻址的行的组存取晶体管242不导通和/或使各个未被寻址的行的至少一个存储器晶体管无条件地不导通。对于被寻址行的选择线26，寻址电路14施加电压，使得该行中的存储器晶体管242的主电流通道的导通性取决于存储器晶体管240(电荷存储在其浮栅上)内存储的数据。应当理解，不管组中的被寻址行，在任何引起组22，24中的主电流通道的串行连接的故障的情况中，不导通错误将出现。在一个实施例中，存储器产生数据字，这些数据字的每一个都包含来自整个行的信息，因此行组对应于具有相关错误的字组。在另一个实施例中，所有行被细分成各个部分，每个本文档来自技高网...

【技术保护点】
一种数据处理设备，该设备包括：－具有地址输入和数据输出的数据存储器（１０），用于输出利用来自地址输入的地址寻址的多比特字，该数据存储器（１０）具有在地址组内具有地址的字的组中的字的相关位置上引起潜在错误的结构；－擦除存储单元 （１６），耦合到地址输入，并被安排为存储和该字组相关联的比特位置信息，并在数据存储器（１０）中寻址其比特位置信息被存储的组中的字时输出比特位置信息；－错误校正和检测单元（１２），耦合到数据存储器（１０）的数据输出和耦合到擦除存储单元 （１６），并被安排为：为了字所属的组，对于在利用来自擦除存储单元（１６）的比特位置信息选定的比特位置上的比特使用错误擦除，校正数据存储器（１０）中的字。

【技术特征摘要】
【国外来华专利技术】EP 2004-4-14 04101519.91.一种数据处理设备，该设备包括-具有地址输入和数据输出的数据存储器(10)，用于输出利用来自地址输入的地址寻址的多比特字，该数据存储器(10)具有在地址组内具有地址的字的组中的字的相关位置上引起潜在错误的结构；-擦除存储单元(16)，耦合到地址输入，并被安排为存储和该字组相关联的比特位置信息，并在数据存储器(10)中寻址其比特位置信息被存储的组中的字时输出比特位置信息；-错误校正和检测单元(12)，耦合到数据存储器(10)的数据输出和耦合到擦除存储单元(16)，并被安排为为了字所属的组，对于在利用来自擦除存储单元(16)的比特位置信息选定的比特位置上的比特使用错误擦除，校正数据存储器(10)中的字。2.根据权利要求1的数据处理设备，其中擦除存储单元(16)包括相关的存储器(30，32，34)，包括用于为不多于数据存储器(10)内所有字组的子集存储比特信息的一个或多个存储位置，该一个或多个存储位置可利用来自数据存储器(10)的地址输入的地址相关地寻址。3.根据权利要求2的数据处理设备，包括高速缓存管理单元(18)，其被安排为在没有存储位置用于特定组时，在地址输入上检测到该特定组中的字的地址时，从相关联的存储器(30，32，34)中选择存储位置，以便重新用于该特定组的比特位置信息。4.根据权利要求2的数据处理设备，其中擦除存储单元(16)被安排为当没有存储位置用于该特定组时，如果在从数据存储器读取的特定组的字中检测到错误，有条件地在地址输入上检测到该特定组中的字的地址时，利用该特定组的比特信息替换存储位置之一中...

【专利技术属性】
技术研发人员：VMG范阿奇特，AW马斯曼，BK荘，N拉姆伯特，PH沃尔利，TJ伊克金克，
申请(专利权)人：皇家飞利浦电子股份有限公司，
类型：发明
国别省市：NL[荷兰]