支持突发读写操作的处理装置制造方法及图纸

一种数字信号处理系统，包括：可编程处理器（ＰＲＯＣ）和经由突发生成设备（ＢＧ）连接到所述可编程处理器的外围设备（ＰＤ，ＭＥＭ）。所述处理器被设置为分别使用关于单个数据元素的读操作和写操作与所述外围设备通信。所述突发生成设备（ＢＧ）分别将多个读操作或多个写操作组合到单个突发读操作或单个突发写操作中。

【技术实现步骤摘要】
【国外来华专利技术】
包含可编程处理器和与该可编程处理器连接的外围设备的数字信号处理系统，其中，处理器被设置为相应地使用针对单个数据元素的读操作和写操作与外围设备进行通信。
技术介绍
虽然通过增大时钟频率而以更快的速度执行操作，或者通过使用像超长指令字处理器或超标量处理器这样的并行体系结构从而与其它的操作并行地执行，使得可编程处理器的计算能力不断增大，但是，基于这些处理器的系统的总体性能通常被其外围设备的带宽的限制所阻碍，例如输入/输出(I/O)设备，物理存储器或数据总线。为了减轻这些限制，可以将(多级)高速缓存结合到这些系统中，以尽可能多地保存处理器的局部数据，因此减少了用于从系统的更远的部分取回数据所需的数据带宽，如在US 6,574,707 B2中所公开的。此外，无论何时需要总线或者存储器带宽，例如当高速缓存访问失效时，通过使用所谓的突发操作来有效地使用该带宽，通过此操作，多个数据元素被包括在单独的原子操作中，这需要较少的控制开销。通常，可编程处理器经由针对单个数据元素的读操作和写操作产生I/O请求。通过使用高速缓存，这些单个数据元素操作被自动地转化为突发操作，因为高速缓存为处理器提供了接口，从而使用单个元素操作来服务处理器，而一般使用突发操作来访问系统的其他部分。后者特别用于读操作，而在高速缓存访问失效的情况下，高速缓存将使用一或多个突发操作取回从系统请求的整个高速缓存线。依赖于所使用的高速缓存写策略，当存在高速缓存时的处理器写或者导致突发行为或者导致单个元素访问。使用“直写式”(write-through)策略的高速缓存将把单个数据元素写到系统中，使用叫做“回写式”(write-back)写策略的高速缓存将主要以突发模式把整个高速缓存块写到系统中。只要在高速缓存中写命中，那么只更新在高速缓存中的数据。只有当由于这样的写命中已经改变的高速缓存块(即，已经变成“脏”(dirty))必须从此高速缓存中收回，以便为将存储到相同高速缓存位置的新取回的块让出空间时，所述脏块才被写回系统。在写失效(write miss)的情况下，高速缓存或者将取来失效的数据块并且随后把取来的块写入高速缓存(“按写分配”(write allocate)的“回写”策略)，或者绕过高速缓存并且直接把单个数据元素写到系统中(“非按写分配”的“回写”策略)。特别是在成本敏感和低功耗的应用中，高速缓存的使用的主要缺点在于面积和功耗开销方面。此外，对于实时系统，高速缓存的动态行为使得预计有保证的实时性能较为困难。对于处理数据流的信号处理应用，传统的高速缓存大多数情况下没有性能优点，这是因为数据项经常被读写一次，并且没有临时的数据局部性可以应用。因为这些原因，嵌入系统只能使用相对简单的高速缓存，或者根本不使用高速缓存。相对简单的高速缓存使用非按写分配的直写策略，即，一旦数据被写在高速缓存中存在的存储器地址，数据就被写入高速缓存和存储器中，然而一旦数据被写在不存在于高速缓存中的存储地址处，则该数据只被写入存储器中，而不用把他们从存储器中取入高速缓存。在这种嵌入系统中，通常设计硬连线(hardwired)的加速器，以使得他们以突发方式执行系统I/O。由于这些加速器被调整为特定的应用，因此调整加速器以适应于其将要被应用到的系统环境是可行的，从而保证了这种行为。对更灵活的片上系统的需求导致越来越多地使用可编程加速器。这种可编程处理器通常基于加载/存储体系结构，其中，这些处理器使用针对单个数据元素的读和写操作与系统通信，即，每个读/写操作包含单个地址，将从该地址读出与处理器的数据通路宽度相匹配的单个数据元素(例如32位的字)，或者包含一地址，将在该地址写入单个数据元素，这都在软件程序控制之下。虽然程序员可以映射(信号处理)以流的方式访问系统数据的应用，但是程序员通常没有办法控制处理器如何访问系统数据。如果高速缓存不存在于系统中，则单个数据元素的操作将直达系统总线或存储器，例如，由于为每个单独的数据项建立新的传输的开销而导致可用带宽的无效使用。这将导致总线/存储器带宽的低效的使用并且会严重的影响系统的总体性能。
技术实现思路
专利技术的目的是提供一个高效的，低成本且低功耗的可编程处理系统，其不具有高速缓存或者仅具有相对简单的高速缓存。该目的通过所说明的类型的处理器来实现，其特征在于，突发生成设备用于分别将多个读操作或者多个写操作组合到单个突发读操作或单个突发写操作中。通过将关于单个数据元素的读和写操作转换为单个突发读和写操作，可以更有效地使用外围设备的可用带宽，从而增加处理系统的总体性能。为了生成突发操作不需要高速缓存，但是替代地使用专用电路，使得解决方案与具有高速缓存的可编程处理系统相比，具有较低的成本和较低的功耗。本专利技术的实施例的特征在于，所述可编程处理器还用于分别使用突发读操作或突发写操作与所述外围设备进行通信，并且其中，所述突发生成设备还用于分别将所述突发读操作与另一个突发读操作，或者与至少一个读操作组合到所述单个突发读操作中，以及将所述突发写操作与另一个突发写操作，或者与至少一个写操作组合到单个突发写操作中。可以将由可编程处理器生成的突发操作与一个或多个关于关于单个数据元素的操作进行组合，或者与一个或多个其它突发操作进行组合，以形成单个突发操作，从而使得能够更有效地使用外围设备的可用带宽。本专利技术的一个实施例的特征在于，如果突发读操作或突发写操作的尺寸大于单个突发读操作或单个突发写操作的期望尺寸，则突发生成设备还用于分别将所述突发读操作或所述突发写操作分割为两个或多个突发操作。一旦突发操作的尺寸比单个突发操作的期望尺寸更大，则突发操作就被分成两个或多个突发操作。后者的尺寸可以等于或小于单个突发操作的期望尺寸，并且在后一情况下，可以将所得到的突发操作与另一个突发操作，或者与至少一个单个数据元素操作组合到单个突发操作中。本专利技术的一个实施例的特征在于，可编程处理器包括至少一个用于存储所述突发生成设备的控制信息的配置寄存器。处理器内的配置寄存器可以被编程以控制突发生成设备以不同的方式运行。可以从处理系统编程这些配置寄存器，或者由可编程处理器本身来编程这些配置寄存器。本专利技术的一个实施例的特征在于，配置寄存器用于分别存储单个突发读操作或单个突发写操作的期望尺寸。通过选择单个突发操作的尺寸，能够根据应用程序的特征以及处理系统的特征，在减少操作的数量和避免执行操作过程中的长时间的延迟这两方面之间找到最优的平衡。本专利技术的一个实施例的特征在于，配置寄存器还用于存储超时值，其用于控制两个连续的单个突发操作之间的最大时间间隔。如果由突发生成设备接收的连续的关于单个数据元素的操作之间的时间间隔大于超时值，则提前释放单个突发操作，因此可以避免在执行操作中的长时间的延迟。本专利技术的一个实施例的特征在于，突发生成设备包括汇集器电路，用于从可编程处理器接收读和写操作，以及根据从所述读和写操作导出的信息来生成专用令牌，分别触发单个突发读操作或单个突发写操作的释放；用于存储专用令牌的第一FIFO缓冲器；用于存储分别从读和写操作导出的信息的第二FIFO缓冲器；释放电路，用于在从第一FIFO缓冲器接收的专用令牌的控制下，启动从第二FIFO缓冲器分别释放单个突发写操作或单个突发读操作。突发生成设备本文档来自技高网...

【技术保护点】
一种数字信号处理系统，包括：可编程处理器（ＰＲＯＣ）和连接到所述可编程处理器的外围设备（ＰＤ，ＭＥＭ），其中，所述处理器被设置为分别使用关于单个数据元素的读操作和写操作与所述外围设备通信，所述数字信号处理系统的特征在于，突发生成设备（ＢＧ）用于分别将多个读操作或多个写操作组合到单个突发读操作或单个突发写操作中。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：叶罗恩AJ莱特恩，
申请(专利权)人：皇家飞利浦电子股份有限公司，
类型：发明
国别省市：NL[荷兰]