计算机系统技术方案

一种计算机系统包括：存储器；外围设备，其被分配有与分配给存储器的地址空间的一部分重叠的地址；ＣＰＵ，用于当访问上述之一时根据访问目的的地址来发送信号；以及总线，其将ＣＰＵ和所述外围设备连接起来。提供开关以在ＣＰＵ和所述存储器之间通过总线进行连接和断开。而且，所述外围设备具有：接口单元，用于接收从ＣＰＵ发送到总线的信号并且识别由所述信号指示的地址；以及解码单元，如果由所述接口单元识别的地址是外围设备的地址，则所述解码单元断开所述开关。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及控制通过总线连接到CPU的存储器和外围设备与CPU之间的数据传送的技术。
技术介绍
为了提高包含CPU(中央处理器)、存储器等的计算机系统的吞吐量，例如，在构成存储器特别是DRAM(动态随机存取存储器)的半导体存储器件的高集成度和高速方面进行改进。作为改进的例子，可提供这样的示例，即，存储器应该由同步于从时钟发生器提供给CPU的时钟(以下称作“系统时钟”)工作的SDRAM(同步DRAM)构成。而且，已经提出了与对SDRAM的结构进行的改进相关的各种技术及其利用方法，并且在专利文献1中公开的技术可被引作例子。在该专利文献1中，公开了这样的SDRAM，其可混用具有不同可能结构的存储模块和包括这样的存储模块的存储系统。专利文献1JP-A-2002-132580
技术实现思路
可通过以上述SDRAM构成存储器来提高CPU和存储器之间的数据传送速率。然而，在实际的计算机系统中，在某些情况下，除了存储器之外，具有专用于特定处理(例如，图像处理、语音处理等)的逻辑电路的外部设备(也被称作“外围设备”)也与CPU连接。一般情况是这样的外围设备通过比存储器所连接的存储总线速度慢的外部总线连接到CPU。因此，外围设备和CPU之间的数据传送速率导致了瓶颈，并且在某些情况下不能提高整个计算机系统的吞吐量。似乎可通过把外围设备连接到比外部总线速度高的存储总线来避免这样的缺点。具体的讲，看起来可通过在存储总线上提供解码器以通过该解码器来把外围设备连接到存储器，其后由该解码器响应于从CPU发送的地址切换连同该地址从CPU发送的命令(例如，指示读取对应于地址的数据的命令)的传送地址，从而避免这样的缺点。应该执行这样的命令传送控制的原因在于，当把该命令传送到存储器和外围设备二者时，从存储器和外围设备二者都读取数据，并且导致存储总线上的数据冲突。同时，从CPU发出的命令必须在一个时钟周期之内被传送到存储器或外围设备。即，解码器必须在一个时钟周期(例如，当存储器由其操作时钟为133MHz的SDRAM构成时为7.5纳秒)之内解码地址，其后把地址和命令传送到存储器或外围设备。然而，这种高速设备现在还不存在，因此不能在存储总线上提供上述解码器。根据上述问题来进行本专利技术，并且本专利技术的目的在于提供这样的技术，从而在外围设备连接到已与存储器连接的总线之后，处理从外围设备读取的数据和从存储器读取的数据之间的冲突。为了解决上述问题，根据本专利技术的计算机系统包括CPU；存储器；外围设备，其被分配有与分配给存储器的地址空间的一部分重叠的地址；以及总线，其将CPU和所述外围设备连接起来。总线具有用于对CPU和所述存储器之间的连接和断开进行切换的开关。当CPU访问存储器或所述外围设备时，CPU把指示访问目的地址的信号发送到总线。所述外围设备包括接口部分，其从CPU接收发送到总线的信号并且指定由所述信号指示的地址；以及解码部分，当由所述接口部分指定的地址是分配给自有设备(外围设备)的地址时，所述解码部分控制所述开关断开存储器和CPU之间的连接。根据这样的计算机系统，当外围设备从CPU接收到关于访问目的是其自有设备的信号时，该设备关闭所述开关。因此，存储器可从CPU断开连接，因此CPU和存储器之间的数据传送停止。在此，当总线包含命令总线和数据总线时，可仅对数据总线提供开关。即使在此情况下，也可通过控制开关的通/断来切断CPU和存储器之间的数据传送。根据本专利技术，可实现这样的优点，即，即使在外围设备连接到已与存储器连接的总线之后，也可避免总线上出现从外围设备读取的数据和从存储器读取的数据之间的冲突。因此，外围设备可与速度高于外部总线的存储总线相连接，并且可改善CPU和外围设备之间的数据传送速率。附图说明图1是示出根据本专利技术实施例的计算机系统10的构造示例的框图。图2是表示当从存储器100读取数据时作为计算机系统10的组成要素应用的顺序的时序图。图3是示出分配给存储器100的各个存储器区域的存储地址与行地址和列地址之间的关系的示例的示图。图4是说明分配给存储器100的地址空间和分配给外围设备300的地址之间的关系的示图。图5是示出外围设备300的解码部分330执行的开关控制操作的流程的流程图。10计算机系统100 存储器200 CPU210 控制器部分300 外围设备310 接口部分320 逻辑电路330 解码部分400 总线400a 命令总线400b 数据总线410 开关 具体实施例方式以下将参照附图来说明用于执行本专利技术的最佳模式。结构图1是示出根据本专利技术实施例的计算机系统10的结构示例的框图。如图1所示，该计算机系统10包括存储器100、CPU 200、外围设备300、和用于在这些组成元件之间传送数据和命令的总线400。例如，总线400是与系统时钟同步工作的存储总线。如图1所示，总线400包含命令总线400a和数据总线400b。在此，命令总线400a是用于传送指示访问对象的地址和表示存储器100或外围设备300和CPU 200之间的访问内容的命令的总线。而且，数据总线400b是用于发送作为存储器100或外围设备300和CPU 200之间的命令的处理对象的命令或数据的处理结果的总线。如图1所示，在根据本实施例的计算机系统10中，命令总线400a和数据总线400b二者均具有从CPU 200延伸到存储器100的第一路由和从CPU 200延伸到外围设备300的第二路由这两个路由。而且，在从第一路由和第二路由的支路到存储器100的范围内为数据总线400提供开关410。在根据本实施例的计算机系统10中，虽然以下将描述细节，但是可通过断开开关410来切断通过数据总线400b在存储器100和CPU 200之间执行数据传送。例如，存储器100是工作时钟为133MHz且CAS延迟(CAS延迟在存储器接收到数据读命令之后开始发送有关数据时所需的时钟数)为2的SDRAM，并且存储器100具有多个分别分配有各自的地址(以下也被称作“存储地址”)的存储区域。在本实施例中，从“0xA000_0000”到“0xA1FF_FFFF”的任一个被分配给各个存储区域作为存储地址(其中，前缀“0x”代表后续的值是十六进制数字)。以下，分配给存储器100的各个存储区域的一组存储地址也被称作“地址空间”。在本实施例中，以下将说明由工作时钟为133MHz且CAS延迟为2的SDRAM构成的存储器100的情况。但是，存储器100当然可由具有不同性能的SDRAM(例如，工作时钟为100MHz的SDRAM或CAS延迟为3的SDRAM)构成。如图1所示，CPU 200包含控制器部分210，并且控制器部分210与总线400相连接。提供该控制器部分210来通过总线400把数据写入存储器100或从存储器100读取数据，并且把代表作为访问对象的数据的地址或与访问内容对应的命令的信号发送到命令总线400a。CPU 200可通过适当地操作控制器部分210来访问存储器100的各个存储区域。而且，虽然以下将描述细节，但是CPU 200可通过适当地操作控制器部分210来访问外围设备300。例如，当存储在存储器100中的数据将被读取时，CPU200在图2的定时发送下述信号。即，首先本文档来自技高网...

【技术保护点】
一种计算机系统，包括：ＣＰＵ；存储器；外围设备，其被分配有与分配给所述存储器的地址空间的一部分重叠的地址；以及总线，其将所述ＣＰＵ和所述外围设备连接起来，其中，所述总线具有用于对所述ＣＰＵ和所述存储器之间的连接和断开进行切换的开关；其中，当所述ＣＰＵ访问所述存储器或所述外围设备时，所述ＣＰＵ把指示访问目的地址的信号发送到所述总线；以及其中，所述外围设备包括：接口部分，其从所述ＣＰＵ接收发送到所述总线的信号并且指定由所述信号指示的地址；以及解码部分，当由所述接口部分指定的地址是分配给所述外围设备的地址时，所述解码部分控制所述开关断开所述存储器和所述ＣＰＵ之间的连接。

【技术特征摘要】
【国外来华专利技术】JP 2004-11-30 347312/20041.一种计算机系统，包括CPU；存储器；外围设备，其被分配有与分配给所述存储器的地址空间的一部分重叠的地址；以及总线，其将所述CPU和所述外围设备连接起来，其中，所述总线具有用于对所述CPU和所述存储器之间的连接和断开进行切换的开关；其中，当所述CPU访问所述存储器或所述外围设备时，所述CPU把指示访问目的地...

【专利技术属性】
技术研发人员：冈本和树，铃木智浩，
申请(专利权)人：雅马哈株式会社，
类型：发明
国别省市：JP[日本]