二进制数字减法器制造技术

本发明专利技术公开了一种的二进制数字减法器，主要应用于数字算术计算领域的两个多位二进制数相减的减法实现。它是根据相减两个二进制数的特征同步确定相应权位是产生借位，还是传输借位，可能的借位将沿着相应的传输通道从低位向高位迅速传输。在进行相同权位数相减时，采用了同或门和异或门生成相反的两个中间结果，并在低权位的可能借位控制下，有选择的把中间结果作为最终结果输出。电路中采用ＭＯＳ管设计借位产生和传输电路及结果选择电路，达到了借位通道的导线化，结果计算的简单化。该二进制数字减法器具有结构简单，硬件成本低，运行速度快，易于扩充运算位数等特点。

【技术实现步骤摘要】

本专利技术属于数字电子
，主要应用于数字算术计算领域的减 法实现，是完成两个二进制数相减的减法电路。
技术介绍
目前，在二进制数字减法电路的研究和应用中，主要可以归纳为三 类第一类是采用耿氏效应器件实施的减法器。这种减法器出现于上世 纪70年代，利用耿氏效应器件实现加和和进位的产生及传递。这种减法 器具有一定的运算速度。但是，由于耿氏效应器件具有特定的体积，并 且是非线性材料，可规入模拟器材，因而，这种减法器存在精度误差， 体积大，不能采用硅片集成，不适宜现代化特大规模集成电路制作工艺。 至此，已很少有人再采用这种器件进行减法器研究第二类是基于加法器 结构采用二进制补码方案的减法电路。这种减法电路对于输入的数如果 是相减或者是负数，可以采用取反加1，再经加法电路相加，便可以获 得减法结果。很明显，由于做减数时的取反，无形中造成减法电路要比 加法电路多了一级门的延时。即便如此，在现有的加法器设计中，也存 在很多不足。由于减法计算可以通过这种修改的加法电路实现。因此， 在现有的研究中，人们主要把精力投入到加法电路的研究中，典型的高 速加法器有超前进位加法器，进位跳变加法器，进位选择加法器，以 及条件和加法器等。经过上面各种加法器的演变，又出现了很多加法器 变体，如由Brent禾口 Kung在A regular layout for parallel adders. IEEE Trans .comput. 1982， volc-301， pp.260-264中提出的二进制超前加法器； 由Ling在High-speed binary adder .IBM丄Res. Develop .1981， vol.25 ，pp.l56-166中提出了一件公式化的变形进位加法器；由Brinivas和Parhi 在A fast VLSI adder architecture .IEEE Journal solid-state circuits . 1992， Vol .27.No.5， pp.761-767中提出了冗余符号数加法电路，还有现在在国 际会议论文集中和期刊中出现较多的各种混合数字加法器，以及不同类 型设计结构的数字加法器。如采用Manchester进位链的加法器，采用自 同步电路的加法器，采用差动级联开关电压逻辑的加法器，以及采用选 择电路的加法器等。另外,在人们无法从理论分析、计算算法和设计结构 上找到突破时， 一些研究人员开始从设计工艺出发，希望找到新的发现。 于是相继出现了采用ECL工艺，静态CMOS工艺，动态CMOS工艺及 以BiCMOS工艺等制作的加法器。所有这些已见诸文献的加法器，无不 是要么设法如何减少进位生成和进位传递的延时，要么是设法避开进位 的生成与传递。但是最终结果并不能让人完全满意。随着二进制加数的 增加，要么硬件要求按指好规律上升，要么延时开销按指好规律上升， 两者之间很难达到一种满意的均衡，并且电路功耗较大。第三类为采用集成电路的基于减法规律的直接减法设计。它有别于 上面的两类减法设计。首先它是采用集成电子原件，其次它是运用减法 规则进行理论分析和算法指导，最后它是采用不含有加法电路痕迹的直 接性的减法电路设计。考虑到加法也可以采用减法器实现，并且除法电 路若采用第三类减法电路实现将大大提高运行速度。所以，现今已有一 些研究人员对第三类减法电路进行了深入研究。如:YG.Chen和J.B.Kuo 在A 1.5V BiCMOS dynamic subtracter Circuit for low-voltage BiCMOS CPU VLSI.Circuits and Systems, 1994. Proceedings of the 37th Midwest Symposium on . 1944,vol.2. pp.1149-1151中提出的链式减法电路； C.Senthilpari禾口 K.Diwakar等在Power deduction in digital signal processing circuit using inventive CPL subtracter circuit. Semiconductor Electronics 2006 IEEE international Conference on. 2006， pp. 820-824中提出了采用互补传输逻辑的链式减法器。在所有可见的国内外文献中，关于第三类减 法器的设计都比较肤浅。这些减法器也是要么硬件成本过高，功耗较大， 要么延时过大，即运行速度较慢，无法给出令人满意的方案。
技术实现思路
考虑到上述三种类型研究成果存在的问题，提出了本专利技术。本专利技术 的目标是提出一种两个多位二进制数相减的数字减法器。这种减法器根 据同位相减二进制数特点，设计了借位产生与传递选择电路，再根据 MOS管的性质，实施了本专利技术的各个单元，每个权位的运算电路都是相 同的，都是由一个数据运算和特征分析电路单元， 一个最终结果运算单 元，及一个借位产生和传输选择单元组成，数据运算和特征分析电路单 元由一个异或门， 一个同或门和一个或非门组成。异或门用于产生该权 位二进制数的相减中间结果。同或门则用于产生中间结果的反码，并作 为借位产生和传输选择单元的借位传输控制信号。或非门的输出则作为 当该权位被减数小于减数时的借位产生和传输单元的借位产生控制信 号，最终结果运算单元由一个NMOS管和一个PMOS管构成的选择电路， 其输入分别来自数据运算和特征分析电路单元的中间运算结果，而栅极 共同采用低权位的可能借位作为控制信号，借位产生和传输选择单元由 2个NMOS管和一个高达兆欧级的电阻组成。2个NMDS管的栅极控制 :信号分别来自于数据运算和特征分析电路单元，源极共同接到借位输出 :端，衬底共同接到电源地。另外， 一个画OS管的漏极接到正的电源端， 另一个NMOS管的漏极接到低权位的借位输入端。'本专利技术主要是针对两个多位二进制数相减而设计的实施方案。当两 个二进制数相减时，由于低权位的被减数可能小于减数，使得低权位要向 紧临的高位借位，而这个高位也可能向更高位借位。这样，因为可能的借 位，减法实施一般必须由低权位向高权位逐位进行计算，造成减法延时增 力口。特别对于位数较多的减位器，其运行速度之慢可能让人难以接受。在现行高速集成运行速度要求下，这种情况已成为不得不解决的问题。本发 明为了克服借位产生和传递所带来的逐位运算，合理地利用了二进制数的 特点及集成晶体的性能实施了本专利技术。当两个多位二进制数相减时，其中 任何相同权位的两个二进制数遵循这样的运算规则，下面采用正逻辑描 述当被减位与减位相等时，该权位把低权位的可能借位高一位权位传递， 本权位的最终减法结果则是由本权位两数相减结果，即二进制的0，与 低权位的借位共同决定；当被减位(即为1)大于减位(即为0)时，无 论低权位是否有借位，该权位都不会向高一位权位借位。因为采用了正逻 辑，所以也可以这样说，该权位向高一位权位借了 0。在这种情况下， 该位的最终减法结果也是由本数位两数相减结果，即二进制的l，与低> 权位的借位共同决定；当被减位(即为0)小于减位(即为1)时，该权 位产生向高本文档来自技高网...

【技术保护点】
一种二进制数字减法器，其特征在于：每个权位的运算电路都是相同的，都是由一个数据运算和特征分析电路单元，一个最终结果运算单元，及一个借位产生和传输选择单元组成，数据运算和特征分析电路单元由一个异或门，一个同或门和一个或非门组成，异或门用于产生该权位二进制数的相减中间结果，同或门则用于产生中间结果的反码，并作为借位产生和传输选择单元的借位传输控制信号，或非门的输出则作为当该权位被减数小于减数时的借位产生和传输单元的借位产生控制信号，最终结果运算单元由一个ＮＭＯＳ管和一个ＰＭＯＳ管构成的选择电路，其输入分别来自数据运算和特征分析电路单元的中间运算结果，而栅极共同采用低权位的可能借位作为控制信号，借位产生和传输选择单元由２个ＮＭＯＳ管和一个高达兆欧级的电阻组成，２个ＮＭＯＳ管的栅极控制信号分别来自于数据运算和特征分析电路单元，源极共同接到借位输出端，衬底共同接到电源地，另外，一个ＮＭＯＳ管的漏极接到正的电源端，另一个ＮＭＯＳ管的漏极接到低权位的借位输入端，在实施二进制数字减法器时，遵循了这样的算法规则：当两个多位二进制数相减时，对于任何相同权位的两个二进制数，当被减位数与减位数相等时，该权位把低权位的可能借位向高一位权位传输；当被减位数（即为１）大于减位数（即为，）时，无论低权位是否有借位，该权位都不会向高一位权位借位，当采用正逻辑描述时，也可以这样说，该权位向高一位权位借了“，”；当被减位数（即为，）小于减位数（即为１）时，该权位产生向高一位权位的借位，正是因为这个“１”，使得该权位产生的借位不受低权位是否产生借位的影响，在任何情况下，低权位可能产生的借位影响着该权位的最终减法结果，它与该权位两数相减结果共同决定了该权位的最终结果，如果低权位传输１，该权位最终结果为选取该权位两数相减结果的反；如果低权位传输，则该权位最终结果为选择该权位两数相减的结果。...

【技术特征摘要】
1.一种二进制数字减法器，其特征在于每个权位的运算电路都是相同的，都是由一个数据运算和特征分析电路单元，一个最终结果运算单元，及一个借位产生和传输选择单元组成，数据运算和特征分析电路单元由一个异或门，一个同或门和一个或非门组成，异或门用于产生该权位二进制数的相减中间结果，同或门则用于产生中间结果的反码，并作为借位产生和传输选择单元的借位传输控制信号，或非门的输出则作为当该权位被减数小于减数时的借位产生和传输单元的借位产生控制信号，最终结果运算单元由一个NMOS管和一个PMOS管构成的选择电路，其输入分别来自数据运算和特征分析电路单元的中间运算结果，而栅极共同采用低权位的可能借位作为控制信号，借位产生和传输选择单元由2个NMOS管和一个高达兆欧级的电阻组成，2个NMOS管的栅极控制信号分别来自于数据运算和特征分析电路单元，源极共同接到借位输出端，衬底共同接到电源地，另外，一个NMOS管的漏极接到正的电源端，另一个NMOS管的漏极接到低权位的借位输入端，在实施二进制数字减法器时，遵循了这样的算法规则当两个多位二进制数相减时，对于任何相同权位的两个二进制数，当被减位数与减位数相等时，该权位把低权位的可能借位向高一位权位传输；当被减位数(即为1)大于减位数(即为，)时，无论低权位是否有借位，该权位都不会向高一位权位借位，当采用正逻辑描述时，也可以这样说，该权位向高一位权位借了“，”；当被减位数(即为，)小于减位数(即为1...

【专利技术属性】
技术研发人员：刘杰，
申请(专利权)人：刘杰，
类型：发明
国别省市：34[中国|安徽]