用于控制ＤＭＡ任务的执行的装置制造方法及图纸

本发明专利技术涉及一种用于控制第一ＤＭＡ任务的执行的方法（６００），该方法包括监视第一ＤＭＡ任务的执行（６５０），该方法（６００）特征在于，定义第一ＤＭＡ任务执行间隔与第一ＤＭＡ任务执行子间隔（６１０）；以及如果在第一ＤＭＡ任务执行子间隔期间未完成第一ＤＭＡ任务，则执行第一可能的计时冲突响应操作（６６０）。本发明专利技术还涉及一种具有第一ＤＭＡ任务控制性能的装置（９０），该装置包括存储器单元（９４）；其特征在于包括ＤＭＡ控制器（１００），该ＤＭＡ控制器适用来监视第一ＤＭＡ任务的执行，包括访问该存储器单元（９４），以及适于在第一ＤＭＡ任务执行子间隔期间未完成第一ＤＭＡ任务的情况下执行第一可能的计时冲突响应操作。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及用于控制DMA任务的执行的装置和方法。技术背景最近十年以来，集成电路的复杂性极大地提高了。为了支持各种 应用，例如，但不局限于，多媒体应用、实时应用等，正在研究芯片 上系统和其他多核集成电路。现代的集成电路能够实质上并行执行大量任务。其中某些任务要 求在存储器映射装置之间传输相对大量数据。多通道直接存储器存取 (DMA)控制器可以管理多个数据传输，同时减少了来自集成电路核 心(处理器)的加载。然而，DMA控制器还可以通过每当完成特定 DMA任务时发布中断来加载这些核心。以下所有的在此引用作为参考的专利和专利申请描述了各种 DMA控制器Olivier等人的美国专利6738881、 Wunderlich的美国专 利6122679、 Amini等人的美国专利5450551、 Farazmandnia等人的美 国专利6728795、 Kihara的美国专利4502117、 Brewer等人的美国专利 4556952、 Riley等人的美国专利5838993、 Wolford等人的美国专利 5692216、5603050和5884095、Loyer等人的美国专利6298396、Morrison 等人的美国专利6542940、 Leichty等人的美国专利6041060、 Goff等 人的序列号为2004/0073721A1的美国专利申请、Takashi等人的序列号 为20040037156A1的美国专利申请、Cheung的序列号为2004021618A1 的美国专利申请、Hedeki等人的公开号为JP07168741A2的日本专利、 Masahiko的公开号为JP06187284A2的日本专利、Yoshihiro的公开号 为JP2004252533A2的日本专利、Tadayoshi等人的公开号为JP04324755A2的日本专禾U 、Hiroyuki的公开号为JP2004013395A2的日 本专利、Tetsuya的公开号为JP08249267A2的日本专利、Katsuyuki等 人的公开号为JP02048757A2的日本专利以及Simon等人的公开号为 WO2005/013084的PCT专利申请。由于DMA任务的复杂性，所以大量DMA任务研究员在定义每一 个DMA任务的优先级上花费了许多资源。这些优先级可以被定制于专 用程序。这就需要提供一种用于控制DMA任务的执行的装置和方法。
技术实现思路
一种如所附权利要求所述的用于控制DMA任务的执行的装置和 方法。附图说明从以下结合附图的详细描述将更加全面地了解和理解本专利技术，其中图1示出了一种根据本专利技术实施例的装置； 图2示出了一种根据本专利技术实施例的DMA控制器； 图3示出了一种根据本专利技术实施例的总线接口； 图4示出了根据本专利技术实施例的文件寄存器的各个寄存器； 图5示出了一种根据本专利技术实施例的缓冲器描述符表； 图6示出了一种根据本专利技术实施例的四维缓冲器； 图7示出了一种根据本专利技术实施例的DMA通道和选定的DMA通 道逻辑；图8示出了根据本专利技术实施例在示范性数据传输操作中涉及的各 个缓冲器；图9是一种根据本专利技术实施例的在多个DMA任务请求之间进行 仲裁的方法的流程图；图IO是一种根据本专利技术实施例的用于控制第一个DMA任务的执 行的方法的流程图；图11是一种根据本专利技术实施例的用于执行DMA任务的方法的流程图；图12是一种根据本专利技术实施例的用于控制多个DMA任务的方法 的流程图。具体实施方式以下附图示出了本专利技术的示范性实施例。它们并不是打算用来限 定本专利技术的范围，而是帮助理解本专利技术的某些实施例。还要注意所有 附图都不是按照比例绘制的。DMA任务包括从一个位置到另一个位置的信息传输。DMA任务 可以要求许多DMA事务处理(transaction)。每个DMA任务的DMA 事务处理的数量响应于在DMA任务期间应当传输的数据的总大小与 在单个DMA事务处理期间能够传输的数据的大小之间的关系。还要注 意，DMA事务处理的数量可以响应于DMA事务处理的成功，这是因 为在失败的DMA事务处理后面可以有数据的重发，该数据是在失败的 DMA事务处理过程中要传输的数据。单个DMA任务可以包括多个DMA子任务。单个DMA子任务可 以包括要求多个DMA事务处理。DMA子任务与对多维缓冲器中单个 维度的写入(或从其读出)有关。周期性DMA任务可以包括多个DMA任务循环(iteration)。每 一个周期性DMA任务操作可以包括多个DMA事务处理，并且可以包 括多个DMA子任务。 一个DMA循环可以认为是重复性的DMA任务， 除非它被掩蔽、冻结、去使能(disabled)或者要不然就被停止。多维缓冲器包括多个相互链接的缓冲器段。这些段可以形成连贯的地址范围，但这不是必需的。缓冲器通常与多个逻辑组件例如寄存器有关。 一个多维缓冲器比 一组独立的缓冲器(虽然其中每一个缓冲器对应于多维缓冲器中一个 单独的维度)要求更少的逻辑。方便地，多维缓冲器包括多个存储器 段。由每一个维度的大小信息来定义存储器段的数量。特定维度的大 小信息表示在之前维度的大小与当前维度的大小之间的比率。比如说， 如果第一个维度包括Z个基本存储器段，而第二个维度的大小信息为Y，则该二维缓冲器包括(ZxY)个存储器段。根据本专利技术的实施例，多个DMA任务可以是基于周期时间的 DMA任务。基于周期时间的DMA任务是重复的DMA任务，但是它 的重复率受到DMA任务执行周期的限制。方便地，在单个DMA任务 执行周期内应当仅执行基于单一周期时间的DMA任务。根据本专利技术的实施例，可以将大量的DMA任务定义为基于周期 时间的DMA任务，因此降低了 DMA控制器预编程的复杂性。而且， 利用基于周期时间的DMA任务防止了在每一个周期对DMA控制器进 行编程。方便地，提供了一种装置(例如图1的装置90)。该装置包括至 少一个存储器单元以及适用来访问该存储器单元的DMA控制器。装置 90适用来在该至少一个存储器单元内实现多维缓冲器。该装置包括 DMA控制器100，它适用来执行多个DMA子任务，其中该执行包括 在缓冲器间的跳变点上在缓冲器之间跳转；其中，所述缓冲器间的跳 变点基本被定义在多个多维缓冲器当中的每一个多维缓冲器的一个或 多个维度的末端。方便地，提供了一种装置(例如图1的装置90)。装置卯包括一 个或多个存储器单元(例如图1的存储器单元93、 94)。装置90还包括DMA控制器100，它适用来(i)访问为多个DMA通道中的每一 个DMA通道而定义的多个缓冲器描述符当中的至少一个缓冲器描述 符，其中至少两个缓冲器描述符包括计时信息，该计时信息控制基于 周期时间的DMA任务的执行；(ii)接收多个DMA任务请求，(m) 从该多个DMA任务请求当中选择DMA任务请求，以及(iv)执行DMA 任务或DMA任务循环，并更新与所选定的DMA任务请求有关的缓冲 器描述符，以此来反映该执行。以下的说明描述了各种计数器。本领域技术人员将理解可以使用 向上计数器和向下计数器而不脱离本专利技术的范围。因此，可以用计数 器减量操作来代替计数器增量操作。为了简单起见，以下附图并不包括在实际系统中要求的本领域技 术人员所理解的特定细节。比如说，没有显示某本文档来自技高网...

【技术保护点】
一种用于控制第一ＤＭＡ任务的执行的方法（６００），所述方法包括监视所述第一ＤＭＡ任务的执行（６５０），所述方法（６００）特征在于，定义第一ＤＭＡ任务执行间隔和第一ＤＭＡ任务执行子间隔（６１０）；以及如果在所述第一ＤＭＡ任务执行子间隔期间未完成所述第一ＤＭＡ任务，则执行第一可能的计时冲突响应操作（６６０）。

【技术特征摘要】
【国外来华专利技术】1. 一种用于控制第一DMA任务的执行的方法(600)，所述方法包括监视所述第一DMA任务的执行(650)，所述方法(600)特征在于，定义第一DMA任务执行间隔和第一DMA任务执行子间隔(610)；以及如果在所述第一DMA任务执行子间隔期间未完成所述第一DMA任务，则执行第一可能的计时冲突响应操作(660)。2. 根据权利要求l所述的方法(600)，其中所述执行(660)进 一步包括如果在第二 DMA任务执行子间隔期间未完成第二 DMA任 务，则执行第二可能的计时冲突响应操作。3. 根据权利要求1-2中任一项所述的方法(600)，其中所述第一 DMA任务是基于周期时间的DMA任务。4. 根据权利要求1-3中任一项所述的方法(600)，其中所述第一 计时冲突响应操作包括生成中断请求。5. 根据权利要求1-4中任一项所述的方法(600)，其中所述第一 计时冲突响应操作包括停止所述DMA任务。6. 根据权利要求1-5中任一项所述的方法(600)，进一步包括在 多个DMA任务请求之间选择第一DMA任务请求，其中所述选择响应 于所述第一 DMA请求的优先级；以及其中第一计时冲突响应操作包括 改变所述第一DMA任务请求的优先级。7. 根据权利要求1-6中任一项所述的方法(600)，其中所述第一 DMA任务是基于时间的DMA任务，以及其中所述第一计时冲突响应 操作包括允许在单一的第一 DMA任务执行间隔内执行多个第一 DMA任务。8. 根据权利要求1-7中任一项所述的方法(600)，其中所述第一 计时冲突响应操作包括迫使完成所述DMA任务。9. 根据权利要求1-8中任一项所述的方法(600)，其中至少一个 DMA任务包括多个DMA子任务，以及其中每一个DMA子任务包括 访问多维缓冲器的不同的维度。10. 根据权利要求1-9中任一项所述的方法(600)，其中所述第 一个计时冲突响应操作包括迫使完成DMA子任务。11. 一种具有第一...

【专利技术属性】
技术研发人员：乌里沙沙，沙吉古芬克尔，吉拉德阿西，埃兰坎，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]