本发明专利技术公开了一种多串口设备，包括控制处理设备、逻辑器件和串口收发器，所述串口收发器，用于接收多路串口信号，发送给所述逻辑器件；所述逻辑器件，用于接收所述多路串口信号后，将所述多路串口信号映射到一个时分复用ＴＤＭ接口的多个时隙中，虚拟成多个接口；所述控制处理设备，用于将所述多个虚拟接口的不同时隙连接到所述控制处理设备中的不同高级数据链路控制器，进行处理。本发明专利技术中，利用ＴＤＭ总线实现支持多路串口，增加设备低速槽位的串口接入密度，提高处理器的资源利用效率，降低系统成本。
【技术实现步骤摘要】
本专利技术涉及通信
，尤其涉及一种多串口实现方法及设备。
技术介绍
串口作为一种方便可靠的通信协议在数据通信设备中得到了大量应用，主要串口标准包括：TIA/EIA制定的标准RS232、RS422、RS423、RS485、RS530、以及ITU-T制定的标准V.10、V.11、V.24、V.28、V.35、V.36、V.54、X.21。异步串口为面向字符的协议，所谓字符即为数据可被正确发送接收的最小单元。协议中一般定义一个全1字符(该字符中所有bit位都为1)为空闲字符，一个全0的字符(该字符中所有bit位都为0)为停顿字符。发送器和接收器异步工作，无需联接发送和接收时钟，接收器对输入数据流进行高速采样，通常采样因子为8、16或32，并根据采样确定数据位的值。只要发送器和接收器的端口配置参数(波特率、字长、校验方法等)相同，即可实现通信。串口接口方式包括DCE(Digital Circuit-terminating Equipment，数字电路终端设备)和DTE(Digital Terminal Equipment，数字终端设备)两种。如图1所示，在同步串口下，DTE接口的内部电路包括数据接收单元、时钟接收单元、时钟发送单元和数据发送单元；DCE接口的内部电路包括数据发送单元、接收时钟(RC，Receive Clock)发送单元、发送时钟(TC，Transmit Clock)发送单元、数据接收单元和内部时钟源。其中，DTE接口中的数据接收单元接收DCE接口中的数据发送单元发送的RD(接收数据)，DTE接口中的时钟接收单元接收DCE接口中的接收时钟发送单元发送的RC(接收时钟)；DTE接口中的时钟发送单元接收DCE接口中的发送时钟发送单元发送的TC(发送时钟)，再送回ETC(External Transmit Clock，外部发送时钟)到DCE接口；-->DTE接口中的数据发送单元向DCE接口中的数据接收单元发送TD(发送数据)。其中，TC由DCE接口内部时钟源产生提供给DTE，DCE接口提供的RC也来源于DCE接口的内部时钟源。目前在路由器上串口可以通过电缆模式信号自动确定工作标准和DCE/DTE接口方式，串口电缆模式如表1所示：表1： DCE/DTE MODE2 MODE1 MODE0 电缆类型 0 0 0 1 DTE方式下的RS530A电 缆 0 0 1 0 DTE方式下的RS530电缆 0 0 1 1 DTE方式下的X.21电缆 0 1 0 0 DTE方式下的V.35电缆 0 1 0 1 DTE方式下的RS449电缆 0 1 1 0 DTE方式下的V.24电缆 1 1 1 1 无电缆 1 0 0 1 DCE方式下的RS530A电 缆 1 0 1 0 DCE方式下的RS530电缆 1 0 1 1 DCE方式下的X.21电缆 1 1 0 0 DCE方式下的V.35电缆 1 1 0 1 DCE方式下的RS449电缆 1 1 1 0 DCE方式下的V.24电缆目前在低端路由器实现同异步串口方案，包括处理器、逻辑器件和物理层串口收发器。其中，串口收发器如图2所示，包括串口三套片，可以实现多协议的串口物理层传输。其中器件1进行数据和时钟的收发，同时产生正负电压，供给器件2和3使用，器件2负责握手信号的收发，器件3对时钟和数据进行阻抗匹配。串口收发器主要完成的功能包括：将板内与电缆相关的信号进行电平转换，以满足相应协议的信号传输；也可以通过软件实现协议-->之间的转换，支持多协议的串行数据通信。处理器CPU(Center Processor Unit，中央处理单元)实现异步串口比较简单，一般通过内置的UART(Universal Asynchronous Receiver Transmiter，通用异步收发)控制器实现。处理同步串口需要处理器内置的HDLC(HighLevel Data Link Control，高级数据链路控制器)，同时时钟方案相对复杂，在DCE/DTE模式下有所不同。一般通过外部时钟、内部BRG(Baud RatioGenerator，波特率发生器)和逻辑协同实现，具体方式如图3和图4所示。在DCE模式下，使用CPU的内部BRG，对外部时钟18.432M进行分频产生ETC信号，然后提供给逻辑器件分别产生接口芯片的ETC信号和TXC信号。在DTE模式下，不使用处理器内部的BRG，而是使用来自DCE的TXC信号，然后提供给逻辑器件产生接口芯片的ETC信号。当前技术方案比较成熟，并且已经在路由器等通信产品上广泛使用，目前存在的问题在于：因为实现一路串口需要CPU内部的HDLC或UART控制器处理，即一路串口需要CPU对应分配一个HDLC或UART控制器(一个同步串口分配一个HDLC控制器，一个异步串口分配一个UART控制器)。而CPU内部这些控制器数目有限，一般为2或4个，在设备低速槽位上一般只能分配支持单路串口的资源。如果设备需要支持2路串口的需求，CPU需要使用2块低速卡并占用2个低速槽位；这样造成CPU低速槽位接口密度低，CPU资源利用率不高，系统配置成本偏高。另一种方案是在CPU的支持如PCI(Peripheral Component Interconnect，周边元件扩展接口)高速总线的槽位上，通过专用芯片来解决，一般最多可以支持到8路，但是2个低速串口用高速槽位卡实现，系统成本太高。
技术实现思路
本专利技术实施例提供了一种多串口实现方法及设备，利用CPU处理器的TDM(Time Division Multiplexed，时分复用)总线实现支持多路串口，增加设备低速槽位的串口接入密度，提高处理器的资源利用效率，降低系统成本。本专利技术实施例提供了一种多串口设备，包括控制处理设备、逻辑器件和-->串口收发器，所述串口收发器，用于接收多路串口信号，发送给所述逻辑器件；所述逻辑器件，用于接收所述多路串口信号后，将所述多路串口信号映射到一个时分复用TDM接口的多个时隙中，虚拟成多个接口；所述控制处理设备，用于将所述多个虚拟接口的不同时隙连接到所述控制处理设备中的不同高级数据链路控制器，进行处理。其中，所述逻辑器件具体包括：串口信号接收单元，用于接收所述多路串口信号；映射单元，用于将所述多路串口信号映射到一个时分复用TDM接口的多个时隙中，虚拟成多个接口。其中，所述逻辑器件还包括：时钟提供单元，用于根据线路侧串口波特率的设定产生时钟，提供给所述控制处理设备自带的高级数据链路控制器处理。其中，所述逻辑器件还包括：配置单元，用于根据每路串口的波特率配置每路串口所占用的时隙数目、比特数目和时钟频率。其中，所述控制处理设备具体包括：虚拟接口单元，用于将所述多个虚拟接口的不同时隙连接到所述控制处理设备中的不同高级数据链路控制器；处理单元，用于对不同时隙数据进行处理。其中，所述虚拟接口单元，通过预设帧头信号，对接收的多路串口的数据流进行定位。本专利技术还提供了一种多串口的实现方法，应用于包括控制处理设备、逻辑器件和串口收发器的系统中，所述方法包括：通过所述本文档来自技高网...
【技术保护点】
一种多串口设备，包括控制处理设备、逻辑器件和串口收发器，其特征在于， 所述串口收发器，用于接收多路串口信号，发送给所述逻辑器件； 所述逻辑器件，用于接收所述多路串口信号后，将所述多路串口信号映射到一个时分复用ＴＤＭ接口的多个时隙中，虚拟成多个接口； 所述控制处理设备，用于将所述多个虚拟接口的不同时隙连接到所述控制处理设备中的不同高级数据链路控制器，进行处理。
【技术特征摘要】
1、一种多串口设备，包括控制处理设备、逻辑器件和串口收发器，其特征在于，所述串口收发器，用于接收多路串口信号，发送给所述逻辑器件；所述逻辑器件，用于接收所述多路串口信号后，将所述多路串口信号映射到一个时分复用TDM接口的多个时隙中，虚拟成多个接口；所述控制处理设备，用于将所述多个虚拟接口的不同时隙连接到所述控制处理设备中的不同高级数据链路控制器，进行处理。2、如权利要求1所述多串口设备，其特征在于，所述逻辑器件具体包括：串口信号接收单元，用于接收所述多路串口信号；映射单元，用于将所述多路串口信号映射到一个时分复用TDM接口的多个时隙中，虚拟成多个接口。3、如权利要求2所述多串口设备，其特征在于，所述逻辑器件还包括：时钟提供单元，用于根据线路侧串口波特率的设定产生时钟，提供给所述控制处理设备自带的高级数据链路控制器处理。4、如权利要求1所述多串口设备，其特征在于，所述逻辑器件还包括：配置单元，用于根据每路串口的波特率配置每路串口所占用的时隙数目、比特数目和时钟频率。5、如权利要求1所述多串口设备，其特征在于，所述控制处理设备具体包括：虚拟接口单元，用于将所述多个虚拟接口的不同时隙连接到所述控制处理设备中的不同高级数据链路控制器；处理单元，用于对不同时隙数据进行处理。6、如权利要求...
【专利技术属性】
技术研发人员：赵恒卓，
申请(专利权)人：杭州华三通信技术有限公司，
类型：发明
国别省市：86[中国|杭州]
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