一种片上系统（１００）包括１６位ＤＳＰ（１０２）、耦接到ＤＳＰ的１６位数据总线（２０２）、至少一个仅３２位的外围设备（１１０）、耦接到该外围设备的３２位数据总线（２１２）和耦接在１６位和３２位总线之间的桥（１０８），该桥包括写入合并系统（２００）。一种写入合并系统的方法包括：在存储器映射结构（２２０和２２１）中预存储外围设备的地址；从ＤＳＰ接收１６位数据和用于修改外围设备的３２位数据位置的１６位的写入业务；读取外围设备的数据位置的３２位内容；复用所接收的１６位数据和所读取的３２位内容；以及向外围设备的数据位置写入包括修改后的１６位和未修改的１６位的新的３２位字，而在接收写入业务之后没有来自ＤＳＰ的任何介入。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及电子计算机的系统内连接，尤其涉及一种在不同 数据宽度的总线之间的总线桥的接口结构。
技术介绍
当数字信号处理器(DSP)是诸如片上系统(System-on-Chip) 的计算机系统的仅有的处理器时，DSP必须执行控制和信号处理功能。 作为其控制功能部分，不时地需要16位DSP来对32位输入/输出设 备或仅允许32位写入访问的外围设备执行写入访问。16位DSP通过 桥被耦接到仅32位外围设备。在传统的编程模型中，需要DSP固件 或软件来对外围设备执行两个完整的16位写入操作，从而正确地将控 制数据写入仅32位外围设备。当对外围设备执行应用程序代码时，要 满足这种需求不利地增加了软件开销并降低了 DSP的性能。通过执行a)读取，b)修改和c)写入的序列的DSP固件或软件 实现了这种公知的传统写入访问。不利地是，为了修改在外围设备的 单2N位位置处的数据，所有公知的方法需要N位DSP来将前述的序 列执行两次，对于两周期(two-cycle)访问的DSP来讲，这总共是两个 读取周期和两个写入周期。针对处理器任务管理，利用现有技术对外 围设备所得到的写入访问是低效的，这是因为单次写入访问需要四(4 ) 条读取或写入的DSP指令。使用公知的方法和装置，每当两周期访问 的16位DSP对仅32位外围设备进行写入时不利地使用了 DSP的至 少八(8)个时钟周期。例如，假设计算机系统包括两周期访问的16位DSP和仅32位外 围设备，并且预先确定具有DSP地址"0，，的数据位置与仅32位外围设 备的32位数据位置的低十六(16 )位一致而具有DSP地址"l，，的数据位置与仅32位外围设备的32位数据位置的高十六(16)位一致。如 果16位DSP向仅32位外围设备进行写入以修改诸如外围设备地址 "l"处的32位数据位置的高十六(16)位，那么将需要下述不利的大 量操作a) DSP在地址"0，，处执行16位读取；然而直到桥完成下一 个操作，这样读取的数据才被返回到DSP，这使DSP停止，从而有效 地将附加的时钟周期加到DSP时间的至少八(8)个时钟周期；b)在 仅32位外围设备的地址"0"处，通过桥执行从外围设备32位读取；c) DSP在地址"1"处出执行16位读取；d)在DSP的内部寄存器中，在 地址"l，，处的16位字的内容被修改；e)DSP在地址"0"处执行16位写 入；f) DSP在地址'T，处执行16位写入；以及g )通过在仅32位外 围设备上的桥执行在地址"O，，处的32位写入。在16位DSP修改32位寄存器的十六(16)位的情况下，需要总 共六(6)次的操作，即，两(2)次DSP读取、两(2)次DSP写入、 一 (1)次桥读取和一 (1)次桥写入。DSP的每次读取操作需要多个 时钟周期，这取决于DSP总线的时钟速度与外围设备总线的通常较低 的时钟速度之间的比率。因为通常将数据写入桥上的临时緩冲器，所 以以DSP总线的速度来执行DSP的每次写入操作。附图说明图l是根据本专利技术 一个实施例的片上系统的功能性框图，其包括系 统桥和写入合并系统；图2是根据本专利技术 一个实施例的写入合并系统的功能性框图3是写入合并系统的从动(slave)状态机的状态图4是写入合并系统的窥探(snoop)状态机的状态图5是写入合并系统的读取状态机的状态图6是写入合并系统的写入从动状态机的状态图7是示出写入合并系统的操作步骤的流程图；和图8是写入合并系统的时序图。具体实施例方式参考图1，片上系统(SoC) 100包括至少一个处理器，其包括至 少一个两周期访问的16位DSP 102。将注意到，SoC 100不包括32 位处理器。通常使用SoC 100来作为如工业、科学与医疗(ISM)频段 无线收发机的组件。优选地，DSP 102是具有ONYX 内核的DSP， 其被用于由德克萨斯州的奥斯汀的Freescale Semiconductor(飞思卡 尔半导体)有限公司制造的DSP566xx系列产品的每个中。SoC 100包 括16位DSP总线104、 32位集成外围设备(IP)总线106、耦接16 位DSP总线104到32位IP总线106的桥108、以及耦接到IP总线 的至少一个仅32位外围设备110。通过术语"16位DSP"表示这样的 DSP:其中用于输入/输出外围设备和数据存储器存取的x和y数据通 道的宽度是十六(16)位；然而，主要用于存储器的指令数据通道的 宽度可以不是十六(16)位。通过术语"仅32位，，表示外围设备只接收 32位数据而不接收16位数据。SoC IOO也可以包括耦接到DSP总线 104的16位外围设备112和耦接到IP总线106的另一 16位外围设备 114。可以从SoC (未示出)移植(migrate)至少一个仅32位外围设备 110,该SoC包括用于信号处理功能的16位DSP和用于控制功能的 32位处理器。有利地，本专利技术允许使用这样移植的仅32位外围设备 而不用修改其设计。在没有32位处理器的情况下，需要16位DSP 102 来在SoC上执行控制以及信号处理功能。作为控制功能的部分，可以 要求DSP 102来向仅32位外围设备110写入16位控制数据。为了连 贯地进行该操作，且在没有由软件控制的多周期写入的情况下，根据 本专利技术的桥108接受来自DSP 102的16位数据并向仅32位外围设备 110写入该16位数据，而不会破坏该32位数据中没被DSP访问的另 一-t"六(16 )位。DSP 102、桥108、 DSP总线104、 IP总线106以及 外围i殳备110、 112和114在SoC 100的单集成电路101的电路支撑晶 片基板103上。可供选择地，32位总线的一部分也存在于SoC 100的 集成电路101的外部，并且至少一个仅32位外围设备110位于SoC 100 之外。SoC 100也可以包括接受16位数据的32位外围设备(未示出)。根据本专利技术的桥108包括写入合并系统200。该写入合并系统200 包括硬件，且优选地由硬件构成。在优选实施例中，硬件包括硬连线 的、同步的和异步的、组合的和顺序的逻辑电路，但不包括处理器。 在优选实施例中，写入合并系统200不包括任何固件或软件。不使用 任何处理器、固件或软件作为写入合并系统200的部分的优点是较高 的执行速度。在可供选择的实施例中，写入合并系统200的硬件包括 处理器(与DSP 102分开)和软件或固件。在优选和可供选择的实施 例中，写入合并系统200的另一优点包括将DSP 102的工作卸载到写 入合并系统。在一个实施例中，可以由数字电路
的普通技术 人员使用互补金属氧化物半导体(CMOS)逻辑来设计写入合并系统 200，并且可以由半导体制造
的普通技术人员使用CMOS制 造技术来制造写入合并系统200。写入合并系统200将由DSP 102进行的单次16位写入转换为针 对仅32位外围设备110的单次32位写入。在16位总线和32位总线 之间的现有技术的桥(未示出)没有在此所述的写入合并系统200, 并且不能将由DSP 102进行的单次16位写入转换为针对仅32位外围 设备110的单次32位写入。桥108还执行诸如在32位和本文档来自技高网...
【技术保护点】
一种计算机系统，包括：Ｎ位数字信号处理器（ＤＳＰ）；包括Ｎ位宽的数据总线的第一总线，其被耦接到Ｎ位ＤＳＰ；至少一个外围设备，其包括至少一个仅Ｍ×Ｎ位外围设备；包括Ｍ×Ｎ位宽的数据总线的第二总线，其被耦接到所述至少一个仅Ｍ×Ｎ位外围设备；以及耦接在所述第一总线和所述第二总线之间的桥，该桥包括写入合并系统，该写入合并系统包括：第一逻辑电路，其用于接收新的Ｎ位宽的数据和来自Ｎ位ＤＳＰ的写入业务，该写入业务用于修改在所述仅Ｍ×Ｎ位外围设备的数据位置处的Ｍ×Ｎ位字的Ｎ位字，以及第二逻辑电路，其用于向所述仅Ｍ×Ｎ位外围设备的所述数据位置写入包括由所述新的Ｎ位宽的数据修改的所述Ｎ位字的Ｍ×Ｎ位字。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：CK克菲，E哈图恩，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]
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