当本发明专利技术公开了一种信息处理装置，其在发生中断时，单个专用指令“ＧＥＴＡＣＸ Ｄｍ，Ｄｎ”的执行完成了从所有寄存器保存需要的数据。“Ｄｍ”为从通用寄存器组１０４向第一数据输入总线１２０输出的值。实施在协处理器１１０中的每个计算单元识别存储在其中的值。如果值“Ｄｍ”指定一个计算单元，该指定的计算单元向选择器１１６输出存储在指定的计算单元中包括的寄存器中的数据。实施的计算单元信息输出电路１１７将实施在协处理器１１０中的计算单元的数量存储在其中。如果第一数据输入总线１２０的值大于计算单元的数量，则实施的计算单元信息输出电路１１７向标志寄存器１０２输出值“１”。基于存储在标志寄存器１０２中的值为“１”的事实，ＣＰＵ １００确认从寄存器保存数据已经完成。
【技术实现步骤摘要】
本专利技术涉及一种由CPU和协处理器构成的信息处理装置。本专利技术尤其涉及与由协处理器执行的计算有关的数据的保存以及该保存的数据的恢复。技术背景-些信息处理装置具有CPU和连接到CPU的协处理器，用于改进信息处理装置的基本性能。作为这种信息处理装置的一个示例，专利文献l (专利号为2987308的日 本专利)公开了一种信息处理装置，该装置具有主要运行以执行处理的CPU 和物理连接到CPU并执行特殊计算的协处理器。协处理器解码与CPU解码的 指令相同的指令。如果解码的指令是可执行的，则当有关计算的数据从CPU 提供出来时，协处理器执行计算。协处理器向CPU输出计算的结果。在协处 理器执行计算的同时，CPU执行其它指令。因此，改进了信息处理装置的基 本性能。通过制造按照用途具有不同结构的协处理器并且将这种协处理器连接到 CPU,可以无需修改CPU的物理结构而容易地改进信息处理装置的性能。同时，由于只有协处理器的结构需要按照用途修改，与制造为指定用途专门设计 的一种新的信息处理装置的情况相比，可以减少开发这种信息处理装置需要的 时间周期。这里，专利文献1公开的信息处理装置的协处理器在协处理器中包括的寄 存器中临时存储计算需要的数据和计算结果数据。当在信息处理装置执行正常 处理的同时发生中断时，协处理器会执行计算并且使用计算的结果等改写寄存 器中存储的数据。因此，在中断发生之前，需要从寄存器保存与已经执行的计 算有关的数据。为了处理中断，需要用于从寄存器保存数据的专用指令。同时，在已经执 行中断指令之后，需要恢复保存的数据。因此，还需要用于恢复保存的数据的指令。如在专利文献l中所公开的，可以为每个寄存器产生用丁-直接指定从其 输出数据的寄存器的专用指令。但是，由协处理器可执行的扩展计算指令的数 量是有限的。在将来，期望增加由协处理器可执行的计算的类型。伴随这种增 加，寄存器的数量也需要增加。在这种情况下，如果为每个寄存器分配专用的 扩展计算指令，则专用的扩展计算指令的数量将会太多。
技术实现思路
考虑到上述问题，本专利技术的目的在于提供一种包括CPU和协处理器的信息处理装置，其可以在无需无益地增加专用指令数量的情况下实现从寄存器的 数据保存和保存的数据到寄存器的恢复。为了解决上述问题，根据本专利技术的信息处理装置是一种包括CPU、协处 理器的信息处理装置，其中CPU依次解码和执行包括在指令序列中的指令以 执行计算，并且协处理器经由第一总线和第二总线与CPU相连接，该协处理 器包括用于在其中存储与计算有关的数据的-一个或多个寄存器，与CPU并行 地解码正在由CPU解码的任何指令，基于从CPU向第一总线输出的数据而执 行与任一指令有关的计算，并且向第二总线输出计算的结果。所述CPU包括信息获取单元，用于在要解码的指令是用于获取存储在任一寄存器中的数据的 获取指令时，输出向第一总线分配任一寄存器的寄存器信息段，并且经由第二总线获取存储在该任--寄存器中的数据；而且所述协处理器包括保存寄存器 指定单元和数据输出单元，其中保存寄存器指定单元用于在要解码的指令是获 取指令时经由第一总线获取该寄存器信息段，并且基于获取的寄存器信息段而 指定要从其保存数据的寄存器，而所述数据输出单元用于向第二总线输出由保 存寄存器指定单元指定的寄存器中存储的数据。 技术效果通过上述结构，对于协处理器基于由CPU向第一总线输出的寄存器信息 段而指定寄存器，以及对于CPU从指定的寄存器获取数据，只需要单一获取 指令。根据该结构，为了从寄存器获取数据，只使用一条指令作为由协处理器 可执行的扩展计算指令。因此，可以利用最小数量的指令从协处理器的所有寄 存器保存数据。同时，该信息处理装置还可以包括信号线，用于根据由协处理器执行的计算结果而从所述协处理器向所述CPU输出标志，其中所述CPU还可以包括保 持单元，用于将标志保持在其中，经由所述信号线从协处理器接收表示是否已 经保存数据的标志，并且用接收的标志代替其中保持的标志，所述信息获取单 元可以向所述第一总线输出用于指定寄存器的寄存器号作为寄存器信息段，每 次输出使寄存器号加l，所述协处理器还可以包括输出单元，用于将从其保存 数据的寄存器的总数与输出到第一总线的寄存器号进行比较，并且，如果寄存 器号不小于总数，则输出表示已经保存数据的标志，并且当保持单元中保持的 标志表示已经保存数据时，所述信息获取单元可以停止向第一总线输出寄存器 号。根据上述结构，为协处理器的每个寄存器分配寄存器号。CPU向第一总 线输出寄存器号。基于输出的寄存器号，协处理器可以指定寄存器。这种简单 结构实现了从所有寄存器保存数据。同时，当寄存器号与存储在协处理器中的寄存器数量相匹配时，协处理器向CPU输出表示寄存器号与寄存器数量相匹 配的标志。因此，CPU可以容易地检测到数据保存已经完成的时间。此外， 根据现有技术，CPU将与由协处理器执行的计算结果相关的数据，诸如计算结果的正/负数据，存储到标志寄存器中。该标志寄存器还用作其中存储有表 示是否保存数据已经完成的标志的标志寄存器。因此，可以有效地利用传统已 经使用的资源。同时，第一总线可以由至少分别用于传输不同类型的数据的第一输入总线和第二输入总线构成，所述CPU还包括记录单元，用于向连接到CPU的存储器的每个第N存储地址值依次记录由所述信息获取单元经由第二总线获取的数据，所述N为预定的值；以及恢复指示单元，用于在要解码的指令是用于恢复已经保存的数据的恢复指令时，从存储器读取数据，向所述第一输入总 线输出读取的数据，并且向所述第二输入总线输出用于指定寄存器的寄存器号，并且所述协处理器还可以包括恢复寄存器指定单元，用于在要解码的指 令是恢复指令时，经由第二输入总线获取寄存器号，并且基于获取的寄存器号 而指定从其已经保存数据的寄存器；以及恢复单元，用于将经由第一输入总线获取的数据恢复到由恢复寄存器指定单元指定的寄存器。根据上述结构，通过使用是单一扩展计算指令的恢复指令，可以恢复已经 保存的数据。换句话说，通过使用单一恢复指令，可以将根据获取指令保存的数据状态恢复到还没有执行该获取指令的状态。同时，协处理器还可以包括第一寄存器数量存储单元，用于将寄存器的 总数存储在其中；寄存器数量输出单元，用于经由第二总线向CPU输出所述 总数，所述CPU还可以包括第二寄存器数量存储单元，用于将已经由第一 寄存器数量输出单元输出的总数存储在其中；信息获取单元，可以依次向第一 总线输出用于指定任一寄存器的寄存器号作为寄存器信息段，每次输出使寄存 器号加1，并且当所述寄存器号与第二寄存器数量存储单元中存储的总数相匹 配，所述信息获取单元可以停止向第一总线输出寄存器号。根据上述结构，协处理器向CPU传送其中包括的寄存器的数量。因此， CPU可以根据获取指令确认从其需要保存数据的寄存器的数量，而不需要向 协处理器询问寄存器的数量，从而从所有寄存器保存数据。同时，当所述信息处理装置复位时，所述第一寄存器数量输出单元可以向 CPU输出总数。根据上述结构，当信息处理装置在启动时或例如基于用户的复位操作而复位时，CPU可以从协处理器获取与寄存器数量相关的信息。当信息处理装置复位时，在协处理器中没有执行计算并且在协处理器本文档来自技高网...
【技术保护点】
一种信息处理装置，包括：依次解码和执行包括在指令序列中的指令以执行计算的中央处理单元；以及经由第一总线和第二总线与中央处理单元相连接的协处理器，该协处理器包括一个或多个寄存器以在其中存储与计算有关的数据，与中央处理单元并行地解码正在由该中央处理单元解码的任何指令，基于从中央处理单元向第一总线输出的数据执行与任一指令相关的计算，并且向第二总线输出计算的结果，所述中央处理单元包括：信息获取单元，用于在要解码的指令是用于获取存储在任一寄存器中的数据的获取指令时，向第一总线输出将 该任一寄存器指定给该第一总线的寄存器信息段，并且经由第二总线获取存储在该任一寄存器中的数据，以及 所述协处理器包括：保存寄存器指定单元，用于在要解码的指令是获取指令时，经由第一总线获取该寄存器信息段，并且基于该获取的寄存器信息段而指定要从 其保存数据的寄存器；以及 数据输出单元，用于向第二总线输出存储在由保存寄存器指定单元指定的寄存器中的数据。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：森河彻，三宅二郎，沟端博幸，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]
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