时钟频率检测电路、时钟控制电路及时钟频率检测方法技术

本发明专利技术提供了一种时钟频率检测电路、时钟控制电路及时钟频率检测方法，其中，时钟控制电路包括：测量模块，包括第一时钟计数器，第一时钟计数器配置为获取第一时钟信号在第一周期内的计数值；比较模块，配置为将计算值与第一时钟信号在第一周期内的期望值进行比较，以获取比较结果；控制链模块，配置为根据串链测试向量获取期望值，并将期望值发送至比较模块，以及，根据串链测试向量获取比较结果，并根据比较结果对待测时钟进行频率检测。通过本发明专利技术，解决了相关技术中芯片内时钟网络频率进行检测过程中的测试成本过高且测试设计的复杂度较大的问题，以达到降低芯片内时钟网络频率进行检测时的设备及时间成本的效果。进行检测时的设备及时间成本的效果。进行检测时的设备及时间成本的效果。

【技术实现步骤摘要】
时钟频率检测电路、时钟控制电路及时钟频率检测方法


[0001]本专利技术涉及微电子领域，具体而言，涉及一种时钟频率检测电路、时钟控制电路及时钟频率检测方法。

技术介绍

[0002]当前数字芯片设计规模越来越大，复杂度越来越高，因此，芯片设计过程中对可测性设计(Design For Test，DFT)的要求和挑战也越来高：目前，DFT需要在提高测试质量的同时，尽可能减少测试时间、减少测试管脚资源需求、降低测试电路设计与集成的复杂度。
[0003]芯片内部时钟网络上有很多时钟产生或者处理模块，例如，锁相环、分频器、时钟切换电路等，传统的串链(SCAN)、存储器自建内测试(Memory Built In Self Test，MBIST)等DFT测试方法无法直接覆盖到上述时钟网络上的时钟产生及处理模块的测试。相关技术中，对上述时钟产生及处理模块进行测试通常而言采用直接测试的方式，即将该部分时钟的输出或者在分频之后的输出接到芯片管脚上进行测量。上述测试的方法受制于进行测试时需采用的自动化测试设备(Automatic Test Equipment，ATE)机台的性能，具体而言，上述测量的精度受制于ATE机台单位时间内的最大采样数，并且测量精度与测量的时钟电路的频率成反比，时钟电路的频率越高，对测量精度的要求越高，相应的对ATE机台的性能要求则越高；故此，为确保对高频时钟电路进行测量的测量精度，则需保证ATE机台具有良好的性能，从而造成测量成本的上升。
[0004]同时，芯片进行晶圆测试(Chip Probing，CP)时，测试引脚对频率非常敏感，一般无法直接作为CP的测试项，测试应用上会有局限，也会间接带来测试成本的增加；上述测试方法在CP测试时也需要额外的测试管脚资源，而在很多项目中测试可用的管脚资源有限，易于导致管脚资源需求的冲突，并且，额外的管脚设置也会导致对输出时钟的管脚驱动能力有更高的要求，因而增加测试设计复杂度。
[0005]此外，相关技术中也存在基于数字电路原理的间接式时钟控制电路设计，其中，较为普遍的测试方法是使用接口时钟对内部高速时钟进行测试，即令接口时钟和内部高速时钟同时启动计数，通过在一定计数区间的计数值和已知的接口时钟频率计算出内部高速时钟的频率，以判断内部高速时钟频率与设计值之间是否有偏差。上述测试方法在测试过程中需要单独设置测试向量以对待测的时钟电路进行覆盖，同时在测试过程中需要额外的测试控制管脚；因此，在芯片内部时钟网络较为复杂，待测点较多的情况下会导致测试时间成本显著提高，测试设计的复杂度也大大提升。
[0006]针对上述相关技术中，芯片内时钟网络频率进行检测过程中的测试成本过高且测试设计的复杂度较大的问题，相关技术中尚未提出有效的解决方案。

技术实现思路

[0007]本专利技术实施例提供了一种时钟频率检测电路、时钟控制电路及时钟频率检测方法，以至少解决相关技术中芯片内时钟网络频率进行检测过程中的测试成本过高且测试设
计的复杂度较大的问题。
[0008]根据本专利技术的一个实施例，提供了一种时钟频率检测电路，包括：
[0009]测量模块，包括第一时钟计数器，所述第一时钟计数器配置为在第一周期内对第一时钟信号进行计数，以获取第一时钟信号在所述第一周期内的计数值；其中，所述第一时钟信号为待测时钟输入的时钟信号；
[0010]比较模块，配置为将所述计算值与所述第一时钟信号在所述第一周期内的期望值进行比较，以获取比较结果；
[0011]控制链模块，配置为根据串链测试向量获取所述期望值，并将所述期望值发送至比较模块，以及，根据所述串链测试向量获取所述比较结果，并根据所述比较结果对所述待测时钟进行频率检测。
[0012]根据本专利技术的另一个实施例，还提供了一种时钟控制电路，包括上述实施例中所述的时钟控制电路，本实施例中时钟控制电路还包括：
[0013]第一输入模块，配置为输入所述第一时钟信号；
[0014]控制模块，配置为对所述第一时钟信号进行控制，以及，获取所述串链测试向量，并发送所述串链测试向量至所述时钟频率检测电路中的所述控制链模块。
[0015]根据本专利技术的另一个实施例，还提供了一种芯片，包括上述实施例中所述的时钟控制电路。
[0016]根据本专利技术的另一个实施例，还提供了一种时钟频率检测方法，包括：
[0017]获取第一时钟信号在第一周期内进行计数的期望值，其中，所述第一时钟信号为待测时钟输入的时钟信号；
[0018]获取所述第一时钟信号在所述第一周期内进行计数的计数值；
[0019]根据串链测试向量获取所述计数值与所述期望值进行比较的比较结果，以对所述待测时钟进行频率检测。
[0020]根据本专利技术的另一个实施例，还提供了一种时钟频率检测装置，包括：
[0021]第一获取模块，用于获取第一时钟信号在第一周期内进行计数的期望值，其中，所述第一时钟信号为待测时钟输入的时钟信号；
[0022]第二获取模块，用于获取所述第一时钟信号在所述第一周期内进行计数的计数值；
[0023]比较模块，用于根据串链测试向量获取所述计数值与所述期望值进行比较的比较结果，以对所述待测时钟进行频率检测。
[0024]根据本专利技术的另一个实施例，还提供了一种计算机可读的存储介质，所述计算机可读的存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。
[0025]根据本专利技术的另一个实施例，还提供了一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项方法实施例中的步骤。
[0026]通过本专利技术，由于控制链模块配置为根据串链测试向量获取所述期望值，并将所述期望值发送至比较模块，以及，根据所述串链测试向量获取比较模块对于所述期望值以及测量模块中的第一时钟计数器在第一周期内对第一时钟信号进行计数，以获取的第一时
钟信号在所述第一周期内的计数值之间的比较结果，并根据所述比较结果对所述待测时钟进行频率检测；因此，本专利技术可以解决相关技术中芯片内时钟网络频率进行检测过程中的测试成本过高且测试设计的复杂度较大的问题，以达到降低芯片内时钟网络频率进行检测时的设备及时间成本，并减少测试设计的复杂度的效果。
附图说明
[0027]此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：
[0028]图1是根据本专利技术实施例提供的时钟频率检测电路的功能示意图(一)；
[0029]图2是根据本专利技术实施例提供的时钟频率检测电路的功能示意图(二)；
[0030]图3是根据本专利技术实施例提供的时钟频率检测电路的功能示意图(三)；
[0031]图4是根据本专利技术实施例提供的时钟频率检测电路的功能示意图(四)；
[0032]图5是根据本专利技术具体实施例提供的时钟频本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟频率检测电路，其特征在于，包括：测量模块，包括第一时钟计数器，所述第一时钟计数器配置为在第一周期内对第一时钟信号进行计数，以获取第一时钟信号在所述第一周期内的计数值；其中，所述第一时钟信号为待测时钟输入的时钟信号；比较模块，配置为将所述计算值与所述第一时钟信号在所述第一周期内的期望值进行比较，以获取比较结果；控制链模块，配置为根据串链测试向量获取所述期望值，并将所述期望值发送至比较模块，以及，根据所述串链测试向量获取所述比较结果，并根据所述比较结果对所述待测时钟进行频率检测。2.根据权利要求1所述的电路，其特征在于，所述测量模块还包括第二时钟计数器，所述第二时钟计数器配置为在第二周期内对第二时钟信号进行计数；其中，所述第二时钟信号为外设的自动化测试设备ATE输入的时钟信号，所述第二周期为所述第二时钟信号预设的固有周期；所述第一周期同步于所述第二周期。3.根据权利要求2所述的电路，其特征在于，所述期望值根据以下对象获得：所述第二周期、所述第一时钟信号的频率信息、所述第二时钟信号的频率信息。4.根据权利要求1所述的电路，其特征在于，所述比较模块包括：期望值存储单元，配置为存储所述期望值；比较单元，配置为获取所述计数值以及所述期望值，并将所述计算值与所述期望值进行比较，以获取所述比较结果。5.根据权利要求4所述的电路，其特征在于，所述比较单元还配置为：根据预设的误差位，去除所述计数值中的误差；将去除所述误差后的所述计数值与所述期望值进行比较，以获取所述比较结果。6.根据权利要求1至5任一项中所述的电路，其特征在于，所述控制链模块包括期望值寄存器、比较结果寄存器；所述控制链模块还配置为，根据所述串链测试向量指示所述期望值寄存器在串链数据移位模式下获取所述期望值，并将所述期望值发送至所述比较模块；和/或，根据所述串联测试向量指示所述比较结果寄存器在串链数据采集模式下获取所述比较结果，并根据所述比较结果对所述待测时钟进行频率检测。7.根据权利要求6所述的电路，其特征在于，所述控制链模块还配置为，将所述比较结果发送至外设的自动化测试设备ATE中以对所述待测时钟进行频率检测。8.一种时钟控制电路，其特征在于，包括权利要求2至7任一项中所述的时钟控制电路；所述时钟控制电路还包括：第一输入模块，配置为输入所述第一时钟信号；控制模块，配置为对所述第一时钟信号进行控制，以及，获取所述串链测试向量，并发送所述串链测试向量至所述时钟频率检测电路中的所述控制链模块。9.根据权利要求8所述的电路，其特征在于，所述时钟控制电路还包括：第二输入模块，配置为输入所述第二时钟信号；所述控制模块还配置为，对所述第二时钟信号进行控制。10.根据权利要求9所述的电路，其特征...

【专利技术属性】
技术研发人员：彭敏强，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：