一种自动重装载定时器电路及单片机制造技术

本实用新型专利技术涉及定时器技术领域，具体提供了一种自动重装载定时器电路，包括系统时钟电路、第一第二第三倒相器、或门、第一与门、第二与门、第一计数器、第二计数器、中断控制器、翻转模块、高阻模块以及开关。本实用新型专利技术还提供了一种单片机，所述单片机包括如上述的自动重装载定时器电路。本实用新型专利技术当第一计数器由FFH向00H溢出后，中断控制器中的标志置位第二计数器中内容重装至第一计数器，继续计数过程，由此完成自动重装过程。本实用新型专利技术在重装过程中第二计数器内的值保持不变，该特征最好地适用于UART波特率发生器。器。器。

【技术实现步骤摘要】
一种自动重装载定时器电路及单片机


[0001]本技术涉及定时器
，具体涉及一种自动重装载定时器电路及单片机。

技术介绍

[0002]定时器是采用13位的定时及计数模式，但是由于目前的定时器中，寄存器仅能实现简单的储存作用，难以实现重装功能。
[0003]在相关技术中，重装载定时器电路包括：系统时钟电路，用于向定时器内输入时钟信号；定时器控制单元，用于接收和处理时钟信号以及输入信号；寄存器单元，包括两个8位寄存器，用于计数模式，还包括两个隐藏于芯片内部的第二寄存器，用于保存定时器的重装值，当两个8位寄存器组成一个16位的计数器向上计数溢出时，第二寄存器根据设定将其内的重装值装载到所述8位寄存器内，实现重装。但是，上述定时器无法实现自动重装的功能，造成单片机的定时器系统需要手动重装，长时间和多次数的手动重装，导致误差值增大，单片机的准确性较低。
[0004]基于此，现急需一种能够自动重装、误差值小的自动重装载定时器电路及单片机。

技术实现思路

[0005]本技术所要解决的技术问题是提供一种自动重装载定时器电路及单片机，实现了单片机的自动重装，解决了手动重装造成的单片机误差值增大的问题。
[0006]为达到上述目的，本技术的技术方案是这样实现的：一种自动重装载定时器电路，包括系统时钟电路、第一第二第三倒相器、或门、第一与门、第二与门、第一计数器、第二计数器、中断控制器、翻转模块、高阻模块以及开关；
[0007]其中，系统时钟电路的输入端与输入信号F
SYS
连接，系统时钟电路的输出端与第一的0端相连，第一的1端与输入信号F
SYS
连接，第一的输出端与第二的0端连接，第二的1端与输入信号T0(T1)pin连接，第二的输出端与第三的0端连接，第三的1端接入32.786KHz的XTAL的输入信号，第三的输出端与第二与门的第一输入端连接，第二与门的第二输入端与第一与门的输出端连接，第一与门的第一输入端接入TR0(TR1)输入信号，第一与门的第二输入端与或门的输出端连接，或门的第一输入端与倒相器的输出端连接，倒相器的输入端接入GATE输入信号，或门的第二输入端与连接；第二与门的输出端与第一计数器的输入端连接，第一计数器输出端与中断控制器的输入端连接，中断控制器的输出端接入Timer interrupt信号；第一计数器的置位端与高阻模块的置位信号输出端连接，高阻模块的C输入端与第一计数器的输出端连接，高阻模块的A输入端与第二计数器的输出端连接，第一计数器的输出端与开关的第一端连接，开关的第二端与翻转模块的输入端连接，翻转模块的输出端与T0(T1)pin连接。
[0008]进一步的，所述第一计数器、第二计数器均为8位计数器。
[0009]进一步的，所述第一计数器用于接收重装内容。
[0010]进一步的，所述第二计数器用于保存重装计数值。
[0011]进一步的，所述翻转模块为T触发器。
[0012]进一步的，所述高阻模块为高阻态电路。
[0013]进一步的，所述第一第二第三均为数据选择器。
[0014]为实现上述目的，本技术还提供了一种单片机，所述单片机包括如上述的自动重装载定时器电路。
[0015]本技术的有益效果体现在：本技术当第一计数器由FFH向00H溢出后，中断控制器中的标志置位第二计数器中内容重装至第一计数器，继续计数过程，由此完成自动重装过程。本技术在重装过程中第二计数器内的值保持不变，该特征最好地适用于UART波特率发生器。
附图说明
[0016]构成本技术的一部分的附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
[0017]图1为本技术一实施例所述的自动重装载定时器电路的结构示意图。
具体实施方式
[0018]下面将结合技术实施例中的附图，对技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是技术的一部分实施例，而不是全部的实施例。在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。基于技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于技术保护的范围。
[0019]另外，若技术实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，全文中出现的“和/或”的含义，包括三个并列的方案，以“A和/或B”为例，包括A方案、或B方案、或A和B同时满足的方案。另外，“多个”指两个以上。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在技术要求的保护范围之内。
[0020]实施例1
[0021]参见图1：本实施例的一种自动重装载定时器电路，包括系统时钟电路101、第一102、第二103、第三104、倒相器105、或门106、第一与门107、第二与门108、第一计数器109、第二计数器110、中断控制器111、翻转模块112、高阻模块113以及开关114；
[0022]其中，系统时钟电路101的输入端与输入信号F
SYS
连接，系统时钟电路101的输出端与第一102的0端相连，第一102的1端与输入信号F
SYS
连接，第一102的输出端
与第二103的0端连接，第二103的1端与输入信号T0(T1)pin连接，第二103的输出端与第三104的0端连接，第三104的1端接入32.786KHz的XTAL的输入信号，第三104的输出端与第二与门108的第一输入端连接，第二与门108的第二输入端与第一与门107的输出端连接，第一与门107的第一输入端接入TR0(TR1)输入信号，第一与门107的第二输入端与或门106的输出端连接，或门106的第一输入端与倒相器的输出端连接，倒相器的输入端接入GATE输入信号，或门106的第二输入端与连接；第二与门108的输出端与第一计数器109的输入端连接，第一计数器109输出端与中断控制器111的输入端连接，中断控制器111的输出端接入Timer interrupt信号；第一计数器109的置位端与高阻模块113的置位信号输出端连接，高阻模块113的C输入端与第一计数器109的输出端连接，高阻模块113的A输入端与第二计数器110的输出端连接，第一计数器109的输出端与开关114的第一端连接，开关114的第二端与翻转模块112的输入端连接，翻转模块112的输出端与T0(T1)pin连接。
[0023]需要说明的是，所述第一计数器109、第二计数器110均为8位本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种自动重装载定时器电路，其特征在于：包括系统时钟电路(101)、第一(102)、第二(103)、第三(104)、倒相器(105)、或门(106)、第一与门(107)、第二与门(108)、第一计数器(109)、第二计数器(110)、中断控制器(111)、翻转模块(112)、高阻模块(113)以及开关(114)；其中，系统时钟电路(101)的输入端与输入信号F
SYS
连接，系统时钟电路(101)的输出端与第一(102)的0端相连，第一(102)的1端与输入信号F
SYS
连接，第一(102)的输出端与第二(103)的0端连接，第二(103)的1端与输入信号T0(T1)pin连接，第二(103)的输出端与第三(104)的0端连接，第三(104)的1端接入32.786KHz的XTAL的输入信号，第三(104)的输出端与第二与门(108)的第一输入端连接，第二与门(108)的第二输入端与第一与门(107)的输出端连接，第一与门(107)的第一输入端接入TR0(TR1)输入信号，第一与门(107)的第二输入端与或门(106)的输出端连接，或门(106)的第一输入端与倒相器的输出端连接，倒相器的输入端接入GATE输入信号，或门(106)的第二输入端与连接；第二与门(108)的输出端与第一计数器(109)的输入端连接，第一计数器(109)输出端与中断控制器(...

【专利技术属性】
技术研发人员：高有平，
申请(专利权)人：深圳市圣诺科技有限公司，
类型：新型
国别省市：