一种FPGA芯片内各模块之间的布线拥塞优化方法技术

本发明专利技术公开了一种FPGA芯片内各模块之间的布线拥塞优化方法，包括步骤S1：通过EDA综合工具对FPGA芯片内部若干个电路模块进行预布线，并获取预布线结果；步骤S2：对预布线结果进行数据分析，获取电路模块间布线是否存在拥塞问题，并统计存在布线拥塞的模块；步骤S3：在存在布线拥塞的电路模块间插入布线优化模块，然后重新进行综合布局布线，通过此方法的实施，解决了FPGA芯片内布线拥塞问题。解决了FPGA芯片内布线拥塞问题。解决了FPGA芯片内布线拥塞问题。

【技术实现步骤摘要】
一种FPGA芯片内各模块之间的布线拥塞优化方法


[0001]本专利技术涉及微电子行业集成电路设计领域，尤其涉及一种FPGA芯片内各模块之间的布线拥塞优化方法。

技术介绍

[0002]FPGA器件属于专用集成电路中的一种半定制电路，是可编程的逻辑门列阵，。FPGA的基本结构包括可编程输入输出单元，可配置逻辑块，数字时钟管理模块，嵌入式块RAM，布线资源，内嵌专用硬核，底层内嵌功能单元。由于FPGA具有布线资源丰富，可重复编程和集成度高，投资较低的特点，在数字电路设计领域得到了广泛的应用。FPGA的设计流程包括根据需求设计FPGA方案，编写设计代码，通过代码仿真保证设计方案和设计代码符合实际要求，通过EDA工具进行代码综合和布局布线，最后利用配置电路将相关文件下载至FPGA芯片中，验证实际运行效果。
[0003]现有的FPGA芯片内模块众多，各模块间存在大量互连信号，如图1所示，而FPGA内布线资源有限，致使FPGA内部存在局部模块互连集中交叉区布线拥塞，布线拥塞会造成FPGA芯片工作频率降低，芯片工作不稳定，甚至会造成布局布线失败无法工作本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种FPGA芯片内各模块之间的布线拥塞优化方法，其特征在于：步骤S1：通过EDA综合工具对FPGA芯片内部若干个电路模块进行预布线，并获取预布线结果；步骤S2：对预布线结果进行数据分析，获取电路模块间布线方面是否存在拥塞问题，并统计存在布线拥塞的模块；步骤S3：在存在布线拥塞的电路模块间插入布线优化模块，然后重新进行综合布局布线。2.根据权利要求1所述的FPGA芯片内各模块之间的布线拥塞优化方法，其特征在于：通过EDA综合工具对FPGA芯片内部若干个电路模块进行预布线，并获取预布线结果之前包括：通过EDA综合工具将FPGA设计代码转换成FPGA网表电路，并通过EDA综合工具将FPGA网表电路映射到FPGA芯片内部形成完整的电路模块。3.根据权利要求1所述的FPGA芯片内各模块之间的布线拥塞优化方法，其特征在于：拥塞问题具体为，因FPGA芯片内部布线资源有限，FPGA内模块间低速并行信号过多导致的布线拥塞，造成布线时间过长、布线结果不满足电路设计时序要求、甚至因无布线线路而导致FPGA芯片布局布线失败。4.根据权利要求3所述的FPGA芯片内各模块之间的布线拥塞优化方法，其特征在于：当...

【专利技术属性】
技术研发人员：陈永，邬刚，
申请(专利权)人：杭州加速科技有限公司，
类型：发明
国别省市：