【技术实现步骤摘要】
【国外来华专利技术】可级联滤波器架构
本专利技术涉及以下领域：高速通信以及用于这一高速通信的支持收发机结构。更具体地，本专利技术涉及用于对信号进行滤波的构建块以及使用这些构建块制成的滤波器。专利技术背景虽然从根本上说，通信链路中可达到的比特率的限制是由Shannon-Hartley定理和信噪比管控的，但实际上，特别是在高速数据通信链路中，最大可达到的比特率可能由于电信号经历的失真量而受到严重限制。线性(例如带宽限制)和非线性(例如压缩)失真都可能存在。为了提高比特率，必须施加对所引起的失真的补偿，这通常被称为信号均衡。数字方法和模拟方法两者都用于该均衡。使用最广泛的解决方案包括使用模数转换器(ADC)将输入信号数字化，并使用数字信号处理(DSP)恢复传输的数据。广泛使用的DSP技术基于带有有限脉冲响应滤波器(FIR)的数字滤波。随着数据速率的提高，由于需要耗电大的ADC，因此数字均衡会消耗大量电能。出于该原因，模拟滤波(例如FIR等效滤波)对高速信号更具吸引力。然而，其实现并非是直接的，并且存在若干问题。在所有模拟FIR等效滤波中，...
【技术保护点】
1.一种滤波器(200)，包括用于对传入信号进行滤波的数个构建块(100)，每一个构建块包括：/n具有第一延迟的第一延迟元件(110)以及具有第二延迟的第二延迟元件(120)，/n在所述第一延迟元件(110)的输入节点与所述第二延迟元件(120)的输出节点之间的第一缩放装置(130)，/n在所述第一延迟元件(110)的输出节点与所述第二延迟元件(120)的输入节点之间的第二缩放装置(140)，/n所述构建块还包括：/n连接在所述第一延迟元件(110)的输出节点与所述第二延迟元件(120)的输出节点之间的第一交叉缩放装置(150)，和/或/n在所述第一延迟元件(110)的输入...
【技术特征摘要】
【国外来华专利技术】20180927 EP 18197342.11.一种滤波器(200)，包括用于对传入信号进行滤波的数个构建块(100)，每一个构建块包括：
具有第一延迟的第一延迟元件(110)以及具有第二延迟的第二延迟元件(120)，
在所述第一延迟元件(110)的输入节点与所述第二延迟元件(120)的输出节点之间的第一缩放装置(130)，
在所述第一延迟元件(110)的输出节点与所述第二延迟元件(120)的输入节点之间的第二缩放装置(140)，
所述构建块还包括：
连接在所述第一延迟元件(110)的输出节点与所述第二延迟元件(120)的输出节点之间的第一交叉缩放装置(150)，和/或
在所述第一延迟元件(110)的输入节点与所述第二延迟元件(120)的输入节点之间的第二交叉缩放装置(160)，其中所述构建块(100)被配置成使得在操作中所述第二延迟元件的输入节点和输出节点处的传入信号被一起求和，
其中所述构建块与作为最早构建块的第一构建块级联，
其中更早构建块(100a)的第一延迟元件(110a)的输出与后续构建块(100b)的第一延迟元件(110b)的输入相连，并且
其中所述后续构建块(100b)的第二延迟元件(120b)的输出与所述更早构建块(100a)的第二延迟元件(120a)的输入相连，
使得当传入信号被施加至所述第一构建块的第一延迟元件(110a)的输入时，能够在所述第一构建块的第二延迟元件(120a)的输出处获取输出信号。
2.如权利要求1所述的滤波器(200)，其中所述构建块(100)中的一者或多者的第一延迟元件(110)和所述缩放装置是非线性的。
3.如前述权利要求中的任一项所述的滤波器(200)，其中所述构建块(100)中的一者或多者的第一延迟元件(110)使用一个或多个锁存器来实现。
4.如前述权利要求中的任一项所述的滤波器(200)，其中所述构建块(100)中的一者或多者的所述缩放装置(130、140、150、160)中的至少一个可具有可调节的放大。
5.如前述权利要求中的任一项所述的滤波器(200)，其中所述构建块(100)中的一者或多者包括所述第一交叉缩放装置(150)以及所述第二交叉缩放装置(160)，其中所述第一延迟是...
【专利技术属性】
技术研发人员：G·托夫斯，M·韦尔普莱茨，
申请(专利权)人：根特大学，IMEC非营利协会，
类型：发明
国别省市：比利时;BE
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