并联支路具有高耐压能力的天线调谐开关制造技术

本实用新型专利技术涉及一种并联支路具有高耐压能力的天线调谐开关。其包括天线ANT以及射频通路，每条射频通路均包括一串联支路以及一并联支路；并联支路包括若干依次串接的MOSFET器件以及并联支路控制端组，并联支路内所有MOSFET器件的栅极端均与并联支路控制端组内的并联支路栅极控制端VG

【技术实现步骤摘要】
并联支路具有高耐压能力的天线调谐开关
本技术涉及一种天线调谐开关，尤其是一种并联支路具有高耐压能力的天线调谐开关。
技术介绍
近年随着通信技术的发展，手机天线需要支持更多的通信频段，同时手机内部的可用空间在逐渐减少，5G通信技术的普及带来了更高的功率容量的要求。目前的主流方案是使用开关半导体器件提供阻抗调谐或通道切换等功能以提升天线的效率和带宽，这种器件称为天线调谐开关。图1是一个典型的天线调谐开关电路。天线调谐开关的一个支路具有闭合和断开两种状态。闭合状态等效于一个电阻，称为导通电阻(Ron)；断开状态等效于一个电容，称为关断电容(Coff)。低插入损耗要求串联支路(series)具有低的导通电阻；高隔离度和高射频耐压要求并联支路(shunt)的低关断电容和高击穿电压(VBD)，而导通电阻与关断电容的乘积基本是一个固定的值，它取决于半导体制作工艺。由于单个MOSFET器件的击穿电压(VBD)满足不了耐压要求，各个支路通过串联多个MOSFET器件提高耐压。当串联支路1导通时，并联支路1断开，RF1端口上可能通过较大的射频功率，这时的并联支路(shunt)需要承受很高的射频电压。并联支路(shunt)上的MOSFET器件参数相同，射频信号传输时存在时延，会导致各个MOSFET器件的电压分布不均匀。对于图1中的RF1射频端口，在串联支路1关闭，而并联支路1导通时，并联支路1内与RF1射频端口连接的MOSFET器件要承受的压降高于平均值，导致与RF1射频端口连接的MOSFET器件首先被击穿，从而会降低了整体支路的耐压，继而会影响天线调谐开关的稳定性与可靠性。
技术实现思路
本技术的目的是克服现有技术中存在的不足，提供一种并联支路具有高耐压能力的天线调谐开关，其在不增加版图面积的情况下，增加并联支路的耐压能力，提高天线调谐开关的稳定性与可靠性。按照本技术提供的技术方案，所述并联支路具有高耐压能力的天线调谐开关，包括天线ANT以及若干条与所述天线ANT连接的射频通路，每条射频通路均包括一串联支路以及一并联支路；同一射频通路内，串联支路的第一端、并联支路的第一端均与所述射频通路的射频端口连接，串联支路的第二端与天线ANT连接，并联支路的第二端接地；所述并联支路包括若干依次串接的MOSFET器件以及用于控制并联支路导通状态的并联支路控制端组，并联支路内所有MOSFET器件的栅极端均与并联支路控制端组内的并联支路栅极控制端VGSH1适配连接；并联支路内，在每个MOSFET器件的源极端与所述MOSFET器件的漏极端之间均连接有并联支路电容以及并联支路源漏电阻，其中，并联支路电容的一端与所连接MOSFET器件的源极端连接，并联支路电容的另一端与所连接MOSFET器件的漏极端连接，并联支路源漏电阻的一端与所连接MOSFET器件的源极端连接，并联支路源漏电阻的另一端与所连接MOSFET器件的漏极端连接。在一并联支路内，沿所连接射频通路的射频端口指向接地方向上，与并联支路内MOSFET器件连接的并联支路电容逐渐变小。并联支路内，每个MOSFET器件的栅极端通过一并联支路栅极电阻与并联支路控制端组内的并联支路栅极控制端VGSH1连接，每个MOSFET器件的衬底通过一并联支路衬底电阻与并联支路控制端组内的并联支路衬底控制端VBSH1适配连接。在一串联支路内，包括若干依次串接的MOSFET器件，每个MOSFET器件的漏极端通过一串联支路源漏电阻与所述MOSFET器件的源极端连接，每个MOSFET器件的栅极端通过串联支路栅极电阻与串联支路控制端组中的串联支路栅极控制端VGSE1连接，每个MOSFET器件的衬底通过串联支路衬底电阻与串联支路控制端组中的串联支路衬底控制端VBSE1连接。本技术的优点：并联支路内，在每个MOSFET器件的源极端与所述MOSFET器件的漏极端之间均连接有并联支路电容以及并联支路源漏电阻，其中，并联支路电容的一端与所连接MOSFET器件的源极端连接，并联支路电容的另一端与所连接MOSFET器件的漏极端连接，并联支路源漏电阻的一端与所连接MOSFET器件的源极端连接，并联支路源漏电阻的另一端与所连接MOSFET器件的漏极端连接，在不增加版图面积的情况下，利用串联支路电容增加并联支路的耐压能力，提高天线调谐开关的稳定性与可靠性。附图说明图1为本技术的框图。图2为本技术并联支路的一种实施原理图。具体实施方式下面结合具体附图和实施例对本技术作进一步说明。如图1和图2所示：在不增加版图面积的情况下，增加并联支路的耐压能力，提高天线调谐开关的稳定性与可靠性，本技术包括天线ANT以及若干条与所述天线ANT连接的射频通路，每条射频通路均包括一串联支路以及一并联支路；同一射频通路内，串联支路的第一端、并联支路的第一端均与所述射频通路的射频端口连接，串联支路的第二端与天线ANT连接，并联支路的第二端接地；所述并联支路包括若干依次串接的MOSFET器件以及用于控制并联支路导通状态的并联支路控制端组，并联支路内所有MOSFET器件的栅极端均与并联支路控制端组内的并联支路栅极控制端VGSH1适配连接；并联支路内，在每个MOSFET器件的源极端与所述MOSFET器件的漏极端之间均连接有并联支路电容以及并联支路源漏电阻，其中，并联支路电容的一端与所连接MOSFET器件的源极端连接，并联支路电容的另一端与所连接MOSFET器件的漏极端连接，并联支路源漏电阻的一端与所连接MOSFET器件的源极端连接，并联支路源漏电阻的另一端与所连接MOSFET器件的漏极端连接。具体地，天线ANT以及多个射频通路间的连接配合与现有相一致，图1中示出了与天线ANT连接的n个射频通路，每个射频通路具有射频端口，图1中射频通路的射频端口分别为RF1、RF2，…，RFn等。每个射频通路内包括一串联支路以及一并联支路，同一射频通路内，串联支路的第一端、并联支路的第一端均与所述射频通路的射频端口连接，串联支路的第二端与天线ANT连接，并联支路的第二端接地。具体实施时，不同射频通路的串联支路、并联支路可以采用相同的电路形式，当然，也可以采用不同的电路实现，具体可以根据需要进行选择。对于述天线调谐开关，当所述天线调谐开关被控制进入一种射频开关状态时，需使得一射频通路中的串联支路导通，其余射频通路中的串联支路均处于断开状态；与此同时，串联支路被导通的所述射频通路内的并联支路处于断开状态，而其余射频通路中的并联支路处于导通状态。射频通路之间的配合关系、射频通路与天线ANT之间的连接配合状态，射频通路内串联支路与并联支路之间的具体工作状态，具体可以参考CN108039585A所公开的
技术实现思路
，此处不再赘述。为了提高并联支路的耐压能力，本技术实施例中，并联支路包括若干个依次串接的MOSFET器件，所述MOSFET器件可以为N沟道的MOSFET器件，MOSFET器件串联时，一MOSFET器件的漏极端与邻近M本文档来自技高网...

【技术保护点】
1.一种并联支路具有高耐压能力的天线调谐开关，包括天线ANT以及若干条与所述天线ANT连接的射频通路，每条射频通路均包括一串联支路以及一并联支路；同一射频通路内，串联支路的第一端、并联支路的第一端均与所述射频通路的射频端口连接，串联支路的第二端与天线ANT连接，并联支路的第二端接地；其特征是：/n所述并联支路包括若干依次串接的MOSFET器件以及用于控制并联支路导通状态的并联支路控制端组，并联支路内所有MOSFET器件的栅极端均与并联支路控制端组内的并联支路栅极控制端VG

【技术特征摘要】
1.一种并联支路具有高耐压能力的天线调谐开关，包括天线ANT以及若干条与所述天线ANT连接的射频通路，每条射频通路均包括一串联支路以及一并联支路；同一射频通路内，串联支路的第一端、并联支路的第一端均与所述射频通路的射频端口连接，串联支路的第二端与天线ANT连接，并联支路的第二端接地；其特征是：
所述并联支路包括若干依次串接的MOSFET器件以及用于控制并联支路导通状态的并联支路控制端组，并联支路内所有MOSFET器件的栅极端均与并联支路控制端组内的并联支路栅极控制端VGSH1适配连接；
并联支路内，在每个MOSFET器件的源极端与所述MOSFET器件的漏极端之间均连接有并联支路电容以及并联支路源漏电阻，其中，并联支路电容的一端与所连接MOSFET器件的源极端连接，并联支路电容的另一端与所连接MOSFET器件的漏极端连接，并联支路源漏电阻的一端与所连接MOSFET器件的源极端连接，并联支路源漏电阻的另一端与所连接MOSFET器件的漏极端连接。


2.根据权利要求1所述的并联支...

【专利技术属性】
技术研发人员：李志，
申请(专利权)人：无锡中普微电子有限公司，
类型：新型
国别省市：江苏;32