使用消息总线接口的PHY重新校准制造技术

接口将控制器耦合到物理层(PHY)块，其中，该接口包括一组数据引脚，该组数据引脚包括发送数据引脚和接收数据引脚，该发送数据引脚用于向PHY块发送数据，该接收数据引脚用于从PHY块接收数据。接口还包括特定的一组引脚，其用于实现消息总线接口，其中，控制器用于在消息总线接口上向PHY块发送写入命令，以将值写入PHY消息总线寄存器的至少一个特定位，PHY消息总线寄存器的位被映射到一组控制和状态信号，并且该特定位被映射到重新校准请求信号以请求PHY块执行重新校准。

【技术实现步骤摘要】
使用消息总线接口的PHY重新校准本申请是2020年2月7日提交的申请号为202010082690.5的同名专利申请的分案申请。本申请要求享有于2019年2月8日提交的美国临时专利申请序列号62/802,946的权益，并且该申请以其整体通过引用并入本文。
本公开涉及计算系统，并且具体地(但不排他地)涉及计算机接口。
技术介绍
半导体处理和逻辑设计中的发展已经允许可以存在于集成电路设备上的逻辑的量的增加。作为必然结果，计算机系统配置已经从系统中的单个或多个集成电路演变为存在于单独的集成电路上的多个核心、多个硬件线程和多个逻辑处理器，以及集成在此类处理器内的其他接口。处理器或集成电路典型地包括单个物理处理器管芯，其中处理器管芯可以包括任何数量的核心、硬件线程、逻辑处理器、接口、存储器、控制器中心等。随着处理能力随计算系统中设备数量的增加而增长，插座与其他设备之间的通信变得越来越重要。因此，互连已经从主要处理电气通信的更传统的多点总线发展到促进快速通信的充分发展的互连架构。不幸的是，由于对未来处理器以甚至更高速率消费的需求，对应的需求被置于现有互连架构的能力上。互连架构可以基于多种技术，包括快速外围组件互连(PCIe)、通用串行总线等。附图说明图1示出了包括互连架构的计算系统的实施例。图2示出了包括分层栈的互连架构的实施例。图3示出了要在互连架构内生成或接收的请求或分组的实施例。图4示出了用于互连架构的发射机和接收机对的实施例。图5A-5C示出了PHY/MAC接口的示例实现方式。图6示出了PIPEPHY/MAC接口的表示。图7示出了示例PHY/MAC接口的示例状态和控制寄存器的一部分的表示。图8示出了信令图，该信令图示出了涉及示例PHY/MAC接口的寄存器的示例事务。图9A示出了使用示例PHY/MAC接口的消息总线接口来执行控制器发起的重新校准。图9B示出了使用示例PHY/MAC接口的消息总线接口来执行物理层发起的重新校准。图10A-10B是示出涉及示例PHY/MAC接口的示例技术的流程图。图11示出了包括多核心处理器的计算系统的框图的实施例。图12示出了计算系统的框图的另一实施例。具体实施方式在以下描述中，阐述了许多具体细节(例如，特定类型的处理器和系统配置、特定硬件结构、特定架构和微架构细节、特定寄存器配置、特定指令类型、特定系统组件、特定测量/高度、特定处理器流水线级和操作等的示例)，以便提供对本专利技术的透彻理解。然而，对于本领域技术人员将显而易见的是，不一定采用这些具体细节来实践本专利技术。在其他实例中，没有详细地描述公知的组件或方法(例如，特定的和可替代的处理器架构、用于所描述的算法的特定逻辑电路/代码、特定固件代码、特定互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实现方式、特定代码形式的算法表示、特定断电和门控技术/逻辑以及计算机系统的其他具体操作细节)，以避免不必要地模糊本专利技术。尽管可以参考在诸如计算平台或微处理器之类的特定集成电路中的能量节约和能量效率来描述以下实施例，但是其他实施例也适用于其他类型的集成电路和逻辑器件。本文所描述的实施例的类似技术和教导可以应用于其他类型的电路或半导体器件，其也可以受益于更好的能量效率和能量节约。例如，所公开的实施例不限于台式计算机系统或UltrabooksTM。并且还可以用于其他设备，例如，手持设备、平板式计算机、其他薄型笔记本、片上系统(SOC)设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议设备、数字相机、个人数字助理(PDA)和手持PC。嵌入式应用典型地包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络中心、广域网(WAN)交换机或可以执行下面教导的功能和操作的任何其他系统。此外，本文所描述的装置、方法和系统不限于物理计算设备，而是还可以涉及用于能量节约和效率的软件优化。随着计算系统的发展，其中的组件变得更加复杂。因此，用于在组件之间耦合和通信的互连架构的复杂度也在增加，以确保针对最佳组件操作满足带宽要求。此外，不同的市场细分要求互连架构的不同方面适合市场的需要。例如，服务器要求更高的性能，而移动生态系统有时能够牺牲整体性能以节约功率。然而，大多数结构的唯一目的是以最大功率节约来提供可能的最高性能。下面讨论了多种互连，这些互连将潜在地受益于本文所描述的专利技术的方面。一种互连结构架构包括快速外围组件互连(PCI)(PCIe)架构。PCIe的主要目标是使得来自不同供应商的组件和设备能够在开放式架构中互操作，从而跨越多个市场细分：(台式的和移动的)客户端、(标准的和企业的)服务器以及嵌入式和通信设备。快速PCI是针对各种未来的计算和通信平台定义的高性能的通用I/O互连。某些PCI属性(例如，其使用模型、加载-存储架构和软件接口)已经通过其修订版进行维护，而先前的并行总线实现方式已经由高度可扩展的完全串行接口取代。快速PCI的最近的版本利用点对点互连、基于交换机的技术和分组协议中的发展，以递送新的性能和特征水平。快速PCI支持的高级特征中的一些包括功率管理、服务质量(QoS)、热插拔/热交换支持、数据完整性和错误处理。参考图1，示出了由互连一组组件的点对点链路组成的结构的实施例。系统100包括与控制器中心115耦合的处理器105和系统存储器110。处理器105包括任何处理元件，例如，微处理器、主机处理器、嵌入式处理器、协处理器或其他处理器。处理器105通过前端总线(FSB)106与控制器中心115耦合。在一个实施例中，FSB106是如下面所描述的串行点对点互连。在另一实施例中，链路106包括符合不同的互连标准的串行、差分互连架构。系统存储器110包括任何存储器设备，例如，随机存取存储器(RAM)、非易失性(NV)存储器或可由系统100中的设备访问的其他存储器。系统存储器110通过存储器接口116与控制器中心115耦合。存储器接口的示例包括双倍数据速率(DDR)存储器接口、双通道DDR存储器接口和动态RAM(DRAM)存储器接口。在一个实施例中，控制器中心115是快速外围组件互连(PCIe或PCIE)互连层级中的根中心、根联合体或根控制器。控制器中心115的示例包括芯片组、存储器控制器中心(MCH)、北桥、互连控制器中心(ICH)、南桥和根端口控制器/中心。术语芯片组经常指代两个物理上分离的控制器中心，即，存储器控制器中心(MCH)耦合到互连控制器中心(ICH)。注意，当前系统经常包括与处理器105集成的MCH，而控制器115以与下面所描述的方式类似的方式与I/O设备通信。在一些实施例中，可选地通过根联合体115来支持对等路由。这里，控制器中心115通过串行链路119与交换机/桥接器120耦合。输入/输出模块117和121(也可以称为接口/端口117和121)包括/实现分层协议栈以提供控制器中心115与交换机120之间的通信。在一个实施例中，本文档来自技高网...

【技术保护点】
1.一种用于促进通过计算总线的通信的装置，所述装置包括：/n物理层(PHY)逻辑；/n寄存器；/n用于将所述物理层逻辑耦合到介质访问层(MAC)的接口，其中，所述接口包括：/n用于向所述MAC发送数据的发送对；/n用于从所述MAC接收数据的接收对；/n用于从所述MAC接收写入命令的消息总线接口，其中，所述写入命令使一个值被写入所述寄存器，并且所述值标识重新校准请求；以及/n用于基于所述重新校准请求来执行对PHY接收机的重新校准的重新校准逻辑。/n

【技术特征摘要】
20190208 US 62/802,946;20190619 US 16/446,4701.一种用于促进通过计算总线的通信的装置，所述装置包括：
物理层(PHY)逻辑；
寄存器；
用于将所述物理层逻辑耦合到介质访问层(MAC)的接口，其中，所述接口包括：
用于向所述MAC发送数据的发送对；
用于从所述MAC接收数据的接收对；
用于从所述MAC接收写入命令的消息总线接口，其中，所述写入命令使一个值被写入所述寄存器，并且所述值标识重新校准请求；以及
用于基于所述重新校准请求来执行对PHY接收机的重新校准的重新校准逻辑。


2.根据权利要求1所述的装置，其中，所述寄存器包括在PHY地址空间中托管的PHY寄存器，另一写入命令在所述消息总线接口上被发送，以将特定值写入与在MAC地址空间中托管的MAC寄存器相关联的地址，并且所述特定值指示所述重新校准完成。


3.根据权利要求2所述的装置，其中，所述消息总线接口包括MAC到PHY消息总线接口和PHY到MAC消息总线接口，对所述PHY寄存器的所述写入命令是在所述MAC到PHY消息总线接口上接收的，并且对所述MAC寄存器的所述写入命令是在所述PHY到MAC消息总线接口上发送的。


4.根据权利要求3所述的装置，其中，对所述重新校准请求的确认是经由所述PHY到MAC消息总线接口而被写入所述MAC寄存器的，并且对所述特定值的确认是经由所述MAC到PHY消息总线接口而被写入所述PHY寄存器的。


5.根据权利要求2所述的装置，其中，所述PHY寄存器包括接收机控制寄存器，并且所述MAC寄存器包括接收机状态寄存器。


6.根据权利要求5所述的装置，其中，写入所述PHY寄存器的所述值包括用于所述接收机控制寄存器的IORecal位的值，并且写入到所述MAC寄存器的所述特定值包括所述接收机状态寄存器的IORecalDone位。


7.根据权利要求1-6中的任一项所述的装置，其中，所述消息总线接口包括与用于实现所述发送数据接口和所述接收数据接口的引脚分开的引脚。


8.根据权利要求1-7中任一项所述的装置，其中，所述重新校准包括接收机重新校准。


9.根据权利要求1-8中任一项所述的装置，其中，所述接口包括基于用于快速PCI的PHY接口(PIPE)的接口。


10.根据权利要求1-9中任一项所述的装置，还包括用于耦合到信道的特定接口，其中，所述信道支持符合特定协议的数据，并且所述特定协议包括快速外围组件互连(PCIe)、通用串行总线(USB)、SATA或DisplayPort中的一个。


11.一种用于促进通过计算总线的通信的装置，包括：
介质访问层(MAC)；
用于将所述MAC耦合到物理层(PHY)块的接口，其中，所述接口包括基于用于快速PCI的PHY接口(PIPE)的接口，并且所述接口包括：
用于向所述PHY块发送数据的发送数据接口；
用于从所述PHY块接收数据的接收数据接口；
用于向所述PHY块发送写入命令以使一个值被写入与所述PHY块相关联的寄存器的消息总线接口，其中，所述值标识在所述PHY块处执行接收机重新校准的请求。


12.根据权利要求11所述的装置，还包括MAC寄存器，写入命令是在所述消息总线接口上从所述PHY块接收的，以将特定值写入所述MAC寄存器，其中，所述特定值标识所述接收机重新校准已经由所述PHY块完成。


13.一种用于促进通过计算总线的通信的方法，所述方法包括：
通过接口从介质访问层(MAC)向物理层(PHY)发送写入请求，其中，所述接口将所述MAC耦合到所述PHY，第一写入请求将一个值写入与所述PHY相关联的寄存器，并且所述值指示针对在所述PHY处的接收机重新校准的请求；以及
通过消息总线接口接收来自所述PHY的写入请求，其中，来自所述PHY的所述写入请求将特定值写入与所述MAC相关联的寄存器，并且所述特定值指示在所述PHY处的所述接收机重新校准的完成。


14.根据权利要求13所述的方法，其中，所述接口包括多个通道，所述多个通道的第一子集实现消息总线接口，并且所述多个通道的第二子集包括数据通道，以在所述MAC和所述PHY之间发...

【专利技术属性】
技术研发人员：M·C·耶恩，M·高，D·达斯夏尔马，F·斯帕尼亚，B·A·坦南特，N·多列夫戈尔德巴德，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US