双输入优先级化的LDO稳压器制造技术

一种ＬＤＯ稳压器包括两个线性稳压器电路和一在已稳压供电电压与未稳压供电电压之间偏向于使用前者来产生已稳压输出电压的内部优先级逻辑机制。未稳压供电电压从原始电压源被向第一输入端子施加。已稳压供电电压从例如开关（例如ＢＵＣＫ）稳压器向第二输入端子施加。两个输出器件各自连接于第一和第二输出端子与ＬＤＯ输出端子之间。当开关稳压器斜升时，第一稳压器电路使第一输出器件提供所需的已稳压输出电压。一旦已稳压供电电压高到足以允许稳压，内部优先级逻辑机制禁用第一稳压器电路，藉此由第二稳压器电路通过第二输出器件单独来产生所需的已稳压输出电压。

Dual input priority LDO regulator

A LDO regulator includes two linear regulator circuit and a regulated supply voltage over unregulated supply voltage tend to use the former to produce a regulated output voltage the internal priority logic mechanism. An unregulated supply voltage is applied from the original voltage source to the first input terminal. A regulated supply voltage is applied to a second input terminal, such as a switch (e.g., BUCK) voltage regulator. The two output devices are respectively connected between the first and second output terminals and the LDO output terminals. When the switching regulator ramps up, the first regulator circuit supplies the first output device with the desired regulated output voltage. Once the regulated power supply voltage is high enough to allow regulation, the internal priority logic mechanism disables the first regulator circuit, which consists of second separate regulator circuit through the second output device to generate the desired regulated output voltage.

【技术实现步骤摘要】

本专利技术涉及稳压器，尤其涉及低电压降输出(LDO)稳压器。
技术介绍
图4是示出常规配置中包含BUCK稳压器20、 LDO稳压器25和现场可编程 门阵列(FPGA) 30的系统的框图。原始电压源(例如电池)提供相对较高的、未 稳压的电压VRAW，它被提供给BUCK稳压器20。 BUCK稳压器20将相对较高的 已稳压电压VI/0 (例如3.3V)提供给FPGA 30的输入/输出(I/O)电路并提供给 LDO稳压器25，而LDO稳压器25将相对较低的已稳压电压VcoRE (例如2.5V) 提供给FPGA 30的核心逻辑电路系统。图5是示出在启动期间图4的系统中产生的各个电压的时序图。首先，未稳 压的电压Vraw傾升，随后在短暂的时延后BUCK稳压器20开始产生相对较高的 已稳压电压V,/0。最后，在使已稳压电压V^到达高到足以允许稳压的电压电平所 需的时延Tdelay之后，LDO稳压器25开始产生相对较低的已稳压电压VC0RE。参照图4和图5描述的常规配置的高效率的地方在于它使得能耗和热量的产 生最小化。尤其，诸如BUCK稳压器20的开关稳压器能以比诸如LDO稳压器25 的线性稳压器更高效率的方式来使用原始的未稳压电压VRAW来稳压更高的I/O总 线。相比而言，线性稳压器优于开关稳压器的地方在于它们产生相对静噪(即，无 噪声)的己稳压输出电压，但是不那么高效率，尤其是当原始的未稳压电压Vraw 显著高于所需的已稳压输出电压VcoRE时。因此，为了使效率最大化，BUCK稳压 器20和LDO稳压器25在图4中所示的配置中串联连接以使LDO稳压器25由比 原始的未稳压电压VraW更接近所需的已稳压输出电压VC0RE的已稳压输出电压 V^驱动。当诸如图4中所示的系统的纳入诸如微处理器、FPGA和数字专用集成电路 (ASIC)的复杂电子系统需要以与图5所示的时序图不一致的方式来对它们的功 率供给进行定序时会产生问题。尤其，FPGA 30的核心逻辑电路系统经常需要在 I/O电路系统之前接收功率以使外围设备在上电和断电时序期间保持受控。不幸的 是，如图5中所示，功率上高效率的常规配置致使相对较低的已稳压核心电压VcoRE 必定滞后于相对较高的已稳压1/0电压V^，这与所需的启动供电电压的时序相反。 解决上述定序问题的一种当前方法是使用分立的二极管和多个稳压器以提供 需要的时序。然而，这种方法是不便和昂贵的。需要的是解决上述定序问题而不需要多个分立器件的LDO稳压器。
技术实现思路
本专利技术通过提供一种双输入线性(例如LDO)稳压器结构来解决上述定序问 题，该双输入线性稳压器结构包含两个线性稳压器电路和一在已稳压供电电压与未 稳压供电电压之间偏向于使用前者来产生已稳压输出电压的内部优先级逻辑机制。 未稳压的供电电压从例如电池或其它原始电压源向第一输入端子施加，并被提供给 第一线性稳压器电路。已稳压的供电电压从例如开关稳压器向第二输入端子施加， 并被提供给第二线性稳压器电路。第一和第二输出器件(例如双极型晶体管)各自 连接于第一和第二输入端子与LDO输出端子之间。第一控制电路控制第一输出器 件以在启动期间(例如当已稳压供电电压过低而无法进行稳压时)提供所需的已稳 压输出电压。这种配置允许LDO电路在未稳压供电电压一旦可用时即开始工作， 由此在较慢(但更高效率)的开关稳压器能够产生已稳压供电电压之前提供所需的 已稳压输出电压。 一旦已稳压供电电压高到足以允许稳压，内部优先级逻辑机制即 禁用第一稳压器电路，藉此由第二稳压器电路单独来产生所需的已稳压输出电压。 由于已稳压供电电压的电压电平比未稳压电压更接近已稳压输出电压，因此在启动 阶段之后利用第二稳压器电路来产生已稳压输出电压降低功耗并防止不必要的发 热，从而使LDO电路能以更高的效率来工作。附图说明本专利技术的这些和其它特征、方面和优点通过参照下面的说明、所附权利要求 书和附图将变得更为易懂，在附图中图1是示出根据本专利技术的一个实施例的纳入双输入优先级化LDO稳压器的系 统的框图2是示出在启动时在图1的系统中产生的电压的时序图； 图3是示出根据本专利技术的另一实施例的双输入优先级化LDO稳压器的简化电 路图4是示出包含常规LDO稳压器的系统的框图5是示出在启动时在图4的系统中产生的电压的时序图。具体实施例方式本专利技术涉及稳压器的改进。给出下面的说明是为了使本领域普通技术人员如 在具体应用及其要求的背景中所规定的那样制作和利用本专利技术。这里用到的术语 "连接的"在此描述两个电路元件之间的直接连接关系(即，借助于导线或迹线而 没有居间的电路元件)，并且区别于术语"耦合的"，术语"耦合的"表示两个电 路元件被连接在一条信号路径中但可能由零个或多个电子元件分隔。优选实施例的 各种修改对本领域内技术人员而言是明显的，并且这里定义的普适原理可应用于其 它实施例。因此，本专利技术并不旨在限定于所示和所说明的具体实施例，而是应与这 里公开的原理和新颖性特征一致的最广义范围相符。图1是示出根据本专利技术一个实施例的包含常规开关(例如BUCK)稳压器20、 常规FPGA 30和双输入优先级化LDO稳压器101的系统100的框图。在本实施例 中，系统100由多个分立的IC器件构成(即，BUCK稳压器20、常规FPGA 30 和LDO稳压器101是使用已知的制造和组装技术分别制造和组装的)。在一替换 实施例中，BUCK稳压器20、常规FPGA 30和LDO稳压器101中的两个或多个 是使用例如双CMOS制造技术被集成地制造在单块半导体(例如单晶硅)基板上 的。系统100与上述常规配置类似的地方在于BUCK稳压器20将相对较高的已 稳压电压VI/0 (例如3.3V)提供给FPGA 30的I/O电路系统，而LDO稳压器101 将相对较低的已稳压电压VC0RE (例如2.5V)提供给FPGA 30的核心逻辑电路系 统。另外，与图4中所示系统相似，原始电压源(例如电池)提供相对较高的未稳 压电压VRAw，该电压VRAw被提供给BUCK稳压器20， BUCK稳压器20利用未稳压电压VRAW以已知的高效率方式产生已稳压电压VI/0。此外，已稳压电压V!/t)由FPGA 30的I/O电路系统和LDO稳压器101两者所利用来以下述方式产生已稳 压电压VC0RE。图1中所示的系统和图4的常规系统的区别在于，LDO稳压器101或者使用 借助于第一输入端子A提供给第一稳压器电路110的未稳压输入电压Vraw或使用 借助于第二输入端子B提供给第二稳压器电路120的已稳压输入电压V脂来产生已稳压电压VC0RE。第一稳压器电路110包括耦合于LDO稳压器101的输入端子 A与输出端子O之间的第一 NPN晶体管(输出器件)Ml。第一稳压器101还包 括用于控制NPN晶体管以在未稳压输入电压Vraw被提供之后(具体而言，是在 电压VcoRE升到最小电压电平以上之时)立即在输出端子O上产生已稳压输出电 压Vco肚的第一控制电路115。第二稳压器120包括耦合于输入端子B与输出端 子O之间的第二 NPN晶体管M2;以及第二控制电路125，第二控制电路125用 于控制NPN晶体管在已稳压输入电压VI/0—一在该例中VI/0提供自BUCK稳压器 本文档来自技高网...

【技术保护点】
一种产生已稳压输出电压的双输入优先级化线性稳压器，所述线性稳压器包括：用于接收未稳压输入电压的第一电压输入端子；用于接收已稳压输入电压的第二电压输入端子；输出电压端子；第一稳压器电路，所述第一稳压器电路包括耦合在所述第一电压输入端子与所述输出电压端子之间的第一输出器件、以及第一控制电路，所述第一控制电路用来控制所述第一输出器件，以在所述未稳压输入电压高于预定的第一最小电压电平时在所述输出电压端子上产生所述已稳压输出电压；第二稳压器电路，所述第二稳压器电路包括耦合于所述第二电压输入端子与所述输出电压端子之间的第二输出器件、以及第二控制电路，所述第二控制电路用来控制所述第二输出器件，以在所述已稳压输入电压高于预定的第二最小电压电平时在所述输出电压端子上产生所述已稳压输出电压；以及用于在所述已稳压输入电压高于所述预定的第二最小电压电平时禁用所述第一控制电路的装置。

【技术特征摘要】
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【专利技术属性】
技术研发人员：A考维尔，DW瑞特，
申请(专利权)人：麦可丽股份有限公司，
类型：发明
国别省市：US[美国]