一种基于FPGA的高精度数字锁相环系统技术方案

本实用新型专利技术属于电子信息技术领域，涉及基于FPGA的高精度数字锁相环系统，包括鉴相器、TDC时间数字转换器、时间温度校准模块、数字环路滤波器、数控振荡器、温度传感器连接，数控振荡器的输出端与分频器的输入端连接，分频器的输出端与鉴相器的第二输入端连接，鉴相器的第一输入端输入时钟信号；通过对TDC时间数字转换器的设计，采用FPGA高速进位链构成的第一计数单元实现小于系统时钟周期的相位信号计数，采用以系统时钟为节拍的第二计数单元来完成整数时钟周期相位的检测；时间温度校准模块通过获取温度传感器采集到的FPGA芯片外部的实时温度信息对芯片内部的实时温度信息进行修正，获取相对稳定的测量值，从而提高测量精度。

【技术实现步骤摘要】
一种基于FPGA的高精度数字锁相环系统
本技术属于电子信息
，涉及一种基于FPGA的高精度数字锁相环系统。
技术介绍
数字锁相环技术在通信、雷达、测控和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对高精度数字锁相环的研究和应用得到了越来越多的关注。传统的数字锁相环系统是通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。全数字锁相环电路(DPLL)的基本结构如图1所示，主要由鉴相器DPD、数字环路滤波器DLF、数控振荡器DCO和分频器四部分构成。全数字锁相环电路是一种相位反馈控制系统，它将输入信号fin/φin与本地回复时钟fout/φout之间的相位误差(超前或滞后UD)信号送入数字环路滤波器DLF中，对相位误差信号进行平滑滤波，并生成控制数控振荡器DCO动作的控制信号DCS，DCO根据控制信号给出的指令，调节内部高速振荡器的振荡频率，通过不断地反馈调节，使其输出时钟fout的相位跟踪输入数据fin的相位。目前，高精度的数字鉴相主要是通过ASIC芯片实现的，但是ASIC芯片价格昂贵，开发周期长，使用灵活性差。因此，在现有成熟的大规模集成可编程芯片FPGA中，实现高精度鉴相以提高数字锁相环精度等关键指标具有重大意义。
技术实现思路
本技术的目的在于克服上述现有技术的缺点，提供一种基于FPGA的高精度数字锁相环系统，以提高精度、降低成本并挺高系统的灵活性。本技术的目的是通过以下技术方案来解决的：这种基于FPGA的高精度数字锁相环系统，包括：依次连接的鉴相器、TDC时间数字转换器、时间温度校准模块、数字环路滤波器、数控振荡器，所述时间温度校准模块还连接有温度传感器；所述数控振荡器的输出端与分频器的输入端连接，所述分频器的输出端与鉴相器的第二输入端连接，所述鉴相器的第一输入端输入时钟信号。进一步，所述鉴相器采用异或门鉴相器，用于比较输入时钟信号和分频反馈信号，获取两个信号的相位差电平pha。进一步，所述TDC时间数字转换器包括：采用FPGA高速进位链构成的第一计数单元，用于实现对小于系统时钟周期的相位信号的计数；采用系统时钟信号为节拍的第二计数单元，用于完成整数时钟周期的相位信号的检测。进一步，所述小于系统时钟周期的相位信号包括上升沿时刻的相位信号和下降沿时刻的相位信号。进一步，所述数控振荡器包括可变模计数器及脉冲抽头选择输出电路，所述可变模计数器用于实现频率同步，所述脉冲抽头选择输出电路由FPGA进位链实现，通过选择信号抽头输出实现相位同步。进一步，所述分频器采用除N计数器。与现有技术相比，本技术提供的技术方案包括以下有益效果：通过温度传感器实时采集FPGA芯片外部的环境温度，并将采集到的环境温度信息反馈给时间温度校准模块，时间温度校准模块通过获得的FPGA芯片外部的实时温度信息对FPGA芯片内部的实时温度信息进行修正，以获取相对稳定的测量值。此外，通过采用异或门鉴相器的设计，通过鉴相器对输入的时钟信号与反馈信号进行处理，获得两个信号的相位差电平pha。通过对TDC时间数字转换器的设计，采用FPGA高速进位链构成的第一计数单元以实现小于系统时钟周期的相位信号计数，采用以系统时钟为节拍的第二计数单元来完成整数时钟周期相位的检测。这种数字锁相环系统，通过对数字环路滤波器结构的设计，数字环路滤波器对校正后的信号cntc进行高频噪声消除，并结合本系统的特性，对cntc值的分布区间进行统计以消除异常分布数值，对大概率范围内的计数值进行统计平均并将该值输出作为数控振荡器的输入调整参数；最后通过增加数控振荡器的设计，实现频率相位同步。附图说明此处的附图被并入说明书中并构成本说明书的一部分，与说明书一起用于解释本技术的原理。为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为现有全数字锁相环电路(DPLL)的基本结构图；图2为本技术提供的基于FPGA的高精度数字锁相环系统的框图；图3为本技术提供的FPGA高速进位链的结构图；图4为本技术提供的脉冲抽头选择输出电路实际的连接框图。具体实施方式这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本技术相一致的所有实施方式。相反，它们仅是与所附权利要求书中所详述的、本技术的一些方面相一致的系统的例子。为了使本领域的技术人员更好地理解本技术的技术方案，下面结合附图及实施例对本技术作进一步详细描述。实施例参见图2所示，本技术提供了一种基于FPGA的高精度数字锁相环系统，包括：依次连接的鉴相器、TDC时间数字转换器、时间温度校准模块、数字环路滤波器、数控振荡器，时间温度校准模块还连接有温度传感器；数控振荡器的输出端与分频器的输入端连接，分频器的输出端与鉴相器的第二输入端连接，鉴相器的第一输入端输入时钟信号。进一步，鉴相器采用异或门鉴相器，用于比较输入时钟信号ref和分频反馈信号fb，获取两个时钟信号的相位差电平pha。进一步，TDC时间数字转换器包括：采用FPGA高速进位链构成的第一计数单元，用于实现对小于系统时钟周期的相位信号的计数；采用系统时钟信号为节拍的第二计数单元，以完成整数时钟周期的相位信号的检测。其中，第一计数单元和第二计数单元相互独立，FPGA高速进位链的结构参见图3。进一步，小于系统时钟周期的相位信号包括上升沿时刻的相位信号和下降沿时刻的相位信号。进一步，数控振荡器包括可变模计数器及脉冲抽头选择输出电路，可变模计数器用于实现频率同步，脉冲抽头选择输出电路由FPGA进位链实现，其实现电路图参见图4所示，第一级进位链(CARRY4)输入信号从CYINIT输入，后级进位链的输入(CIN)来自前一进位链的输出(CO3)，每一个进位链(CARRY)单元的输出CO0-CO3各自连接一个D触发器，通过选择信号抽头输出实现相位同步。进一步，分频器采用除N计数器，分频器输出分频反馈信号fb，用于和输入时钟信号ref进行鉴相。进一步，数字环路滤波器可以对校正后的cntc信号进行高频噪声消除，并结合本系统的特性，对cntc值的分布区间进行统计，以消除异常分布数值，对大概率范围内的计数值进行统计平均并将该值输出作为数控振荡器的输入调整参数。综上，本技术提供的这种基于FPGA的高精度数字锁相环电路，异或门鉴相器用来比较输入时钟信号ref和分频后的反馈信号fb，获得两个信号的相位差电平本文档来自技高网...

【技术保护点】
1.一种基于FPGA的高精度数字锁相环系统，其特征在于，包括：依次连接的鉴相器、TDC时间数字转换器、时间温度校准模块、数字环路滤波器、数控振荡器，所述时间温度校准模块还连接有温度传感器；/n所述数控振荡器的输出端与分频器的输入端连接，所述分频器的输出端与鉴相器的第二输入端连接，所述鉴相器的第一输入端输入时钟信号。/n

【技术特征摘要】
1.一种基于FPGA的高精度数字锁相环系统，其特征在于，包括：依次连接的鉴相器、TDC时间数字转换器、时间温度校准模块、数字环路滤波器、数控振荡器，所述时间温度校准模块还连接有温度传感器；
所述数控振荡器的输出端与分频器的输入端连接，所述分频器的输出端与鉴相器的第二输入端连接，所述鉴相器的第一输入端输入时钟信号。


2.根据权利要求1所述的基于FPGA的高精度数字锁相环系统，其特征在于，所述鉴相器采用异或门鉴相器，用于比较输入时钟信号和分频反馈信号，获取两个信号的相位差电平pha。


3.根据权利要求1所述的基于FPGA的高精度数字锁相环系统，其特征在于，所述TDC时间数字转换器包括：采用FPGA高速进位链构成的第一计数单元，...

【专利技术属性】
技术研发人员：匡长春，孟志才，李琦，孔德良，
申请(专利权)人：北京酷鲨科技有限公司，
类型：新型
国别省市：北京;11