一种基于FPGA的高精度数字锁相环系统技术方案

本实用新型专利技术属于电子信息技术领域，涉及基于FPGA的高精度数字锁相环系统，包括鉴相器、TDC时间数字转换器、时间温度校准模块、数字环路滤波器、数控振荡器、温度传感器连接，数控振荡器的输出端与分频器的输入端连接，分频器的输出端与鉴相器的第二输入端连接，鉴相器的第一输入端输入时钟信号；通过对TDC时间数字转换器的设计，采用FPGA高速进位链构成的第一计数单元实现小于系统时钟周期的相位信号计数，采用以系统时钟为节拍的第二计数单元来完成整数时钟周期相位的检测；时间温度校准模块通过获取温度传感器采集到的FPGA芯片外部的实时温度信息对芯片内部的实时温度信息进行修正，获取相对稳定的测量值，从而提高测量精度。

【技术实现步骤摘要】
一种基于FPGA的高精度数字锁相环系统
本技术属于电子信息
，涉及一种基于FPGA的高精度数字锁相环系统。
技术介绍
数字锁相环技术在通信、雷达、测控和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对高精度数字锁相环的研究和应用得到了越来越多的关注。传统的数字锁相环系统是通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。全数字锁相环电路(DPLL)的基本结构如图1所示，主要由鉴相器DPD、数字环路滤波器DLF、数控振荡器DCO和分频器四部分构成。全数字锁相环电路是一种相位反馈控制系统，它将输入信号fin/φin与本地回复时钟fout/φout之间的相位误差(超前或滞后UD)信号送入数字环路滤波器DLF中，对相位误差信号进行平滑滤波，并生成控制数控振荡器DCO动作的控制信号DCS，DCO根据控制信号给出的指令，调节内部高速振荡器的振荡频率，通过不断地反馈调节，使其输出时钟fout的相位跟踪输入数据fin的相位。目前，高精本文档来自技高网...

【技术保护点】
1.一种基于FPGA的高精度数字锁相环系统，其特征在于，包括：依次连接的鉴相器、TDC时间数字转换器、时间温度校准模块、数字环路滤波器、数控振荡器，所述时间温度校准模块还连接有温度传感器；/n所述数控振荡器的输出端与分频器的输入端连接，所述分频器的输出端与鉴相器的第二输入端连接，所述鉴相器的第一输入端输入时钟信号。/n

【技术特征摘要】
1.一种基于FPGA的高精度数字锁相环系统，其特征在于，包括：依次连接的鉴相器、TDC时间数字转换器、时间温度校准模块、数字环路滤波器、数控振荡器，所述时间温度校准模块还连接有温度传感器；
所述数控振荡器的输出端与分频器的输入端连接，所述分频器的输出端与鉴相器的第二输入端连接，所述鉴相器的第一输入端输入时钟信号。


2.根据权利要求1所述的基于FPGA的高精度数字锁相环系统，其特征在于，所述鉴相器采用异或门鉴相器，用于比较输入时钟信号和分频反馈信号，获取两个信号的相位差电平pha。


3.根据权利要求1所述的基于FPGA的高精度数字锁相环系统，其特征在于，所述TDC时间数字转换器包括：采用FPGA高速进位链构成的第一计数单元，...

【专利技术属性】
技术研发人员：匡长春，孟志才，李琦，孔德良，
申请(专利权)人：北京酷鲨科技有限公司，
类型：新型
国别省市：北京;11