一种用于FPGA型时间数字转换器的延迟线校准电路制造技术

本发明专利技术公开了一种用于FPGA型时间数字转换器的延迟线校准电路，所述延迟线校准电路由环形振荡器电路、控制电路、CAL_RAM与LUT_RAM存储单元组成；所述环形振荡器电路由复位信号控制起振，用于生成标定用的随机脉冲信号；所述控制电路通过有限状态机控制CAL_RAM和LUT_RAM的读写，完成延迟线的标定和计数值的累加；所述CAL_RAM和LUT_RAM电路通过调用Block RAM IP核实现，在标定状态下，CAL_RAM用于对延迟线中各延迟单元处出现跳变的次数进行存储；在累加状态下，LUT_RAM用于对跳变次数的累加值进行存储。本发明专利技术可移植性好、能够快速对延迟线进行在线校准的校准电路，降低温度/电压对延迟线延时的影响，提高了TDC的测量精度。

【技术实现步骤摘要】
一种用于FPGA型时间数字转换器的延迟线校准电路
本专利技术涉及集成电路测量领域，尤其涉及一种用于FPGA型时间数字转换器的延迟线校准电路。
技术介绍
高精度时间间隔测量技术不论在分子生物学、核物理探测和天文观测等理论研究领域，还是在激光测距、高精度定位和食品药品安全监测等工程实践领域都有着广泛的应用，其对国民经济与国防工业建设意义重大。时间数字转换(TDC)技术是高精度时间间隔测量的重要手段，它可以直接将时间量转换成数字量，具有精度高、抗干扰能力强等优点。大多数工业级的时间数字转换器主要使用专用集成电路(ASIC)实现。与此相比，基于现场可编程门阵列(FPGA)的TDC有着成本低、开发周期短等优点。同时，随着集成电路工艺节点的持续缩减，FPGA内部连线和逻辑单元的延迟越来越小，使得该类TDC同样可以达到很高的测量精度。在基于FPGA的时间数字转换器中，一般通过构造延迟线对时间间隔进行内插，提高测量的精度。然而，延迟线中延迟单元的延时并不是固定的，而是会随着温度和电压的变化而改变。文献[1]的研究结果表明，在Virtex-4FPGA中，TDC延迟单元的延时变化率为0.047ps/℃。若不进行适当补偿，当测试环境温度从30℃升高到80℃时，测量精度则从10ps下降到70ps。为了减小温度/电压变化对TDC测量精度的影响，文献[2]提出了一种用于延迟线校准电路的WaveUnion方法对延迟线进行在线校准，但在具体实现该方法时，使用了FPGA外部晶体振荡器提供标定所需的随机信号，导致该校准电路的可移植性较差；文献[3]基于统计学原理，设计了一种采用双相位延迟线的流水线型在线校准电路。该电路虽然有效提高了校准的精度，但需要很大的先进先出(FIFO)存储深度才能满足标定次数的要求，在一定程度上限制了校准精度的提升。参考文献[1]WangJ,LiuS,ShenQ,etal.AFullyFledgedTDCImplementedinField-ProgrammableGateArrays[J].IEEETransactionsonNuclearScience,2010,57(2):446-450.[2]WuJ,ShiZ.The10-pswaveunionTDC:ImprovingFPGATDCresolutionbeyonditscelldelay[C].IEEENuclearScienceSymposiumConferenceRecord,Dresden,Germany,2008:3440-3446.[3]WonJY,KwonSI,YoonHS,etal.Dual-PhaseTapped-Delay-LineTime-to-DigitalConverterWithOn-the-FlyCalibrationImplementedin40nmFPGA[J].IEEETransactionsonBiomedicalCircuits&Systems,2016,10(1):231-242.
技术实现思路
本专利技术提供了一种用于FPGA型时间数字转换器的延迟线校准电路，本专利技术设计了一款可移植性好、能够快速对延迟线进行在线校准的校准电路，降低温度/电压对延迟线延时的影响，提高了TDC的测量精度，详见下文描述：一种用于FPGA型时间数字转换器的延迟线校准电路，所述延迟线校准电路由环形振荡器电路、控制电路、CAL_RAM与LUT_RAM存储单元组成；所述环形振荡器电路由复位信号控制起振，用于生成标定用的随机脉冲信号；所述控制电路通过有限状态机控制CAL_RAM和LUT_RAM的读写，完成延迟线的标定和计数值的累加；所述CAL_RAM和LUT_RAM电路通过调用BlockRAMIP核实现，在标定状态下，CAL_RAM用于对延迟线中各延迟单元处出现跳变的次数进行存储；在累加状态下，LUT_RAM用于对跳变次数的累加值进行存储。其中，标定状态下，环形振荡器电路生成的随机脉冲信号引入延迟线，在延迟线的各延迟单元处产生1、0跳变；上升沿到来时，寄存器锁存1、0跳变的位置信息，得到温度计码，温度计码经过译码器译码成二进制码，将二进制码作为CAL_RAM的读地址和写地址，在该二进制码对应地址处加1，至此完成一次标定；标定状态结束后，电路进入累加状态，将CAL_RAM[1]、CAL_RAM[2]……CAL_RAM[d]和CAL_RAM[d+1]/2的和存入LUT_RAM[d]中。进一步地，所述环形振荡器电路由10个查找表构成的反相器和1个二输入与非门首尾相连，构成振荡环，由复位信号控制起振，从反相器处引出抽头信号，抽头信号经过与门得到随机脉冲信号。其中，所述环形振荡器电路生成的随机脉冲信号引入延迟链后输出温度计码，经译码电路译码生成二进制码，并将其输入到控制电路中，控制CAL_RAM和LUT_RAM的读写；CAL_RAM[d+1]/2是通过对CAL_RAM[d+1]右移一位实现，LUT_RAM[d+1]中存储的计数值经过右移1位模块后变为原值的一半，实现将延时校准到第d+1个延时单元的中间位置。本专利技术提供的技术方案的有益效果是：1、相对于使用分布式RAM(随机存储器)存储标定过程中产生的数据，本专利技术使用Block(块)RAM存储标定过程中产生的数据有如下优势：因标定过程需要重复数十万次才能保证较好的精度，所以会产生大量的数据，作为FPGA内部定制的存储单元，BlockRAM更适合较大的存储应用；使用BlockRAM可以避免占用大量查找表(LUT)资源，且时序特性更好。2、对于未提供额外有源晶体振荡器的FPGA开发板来说，将环形振荡器集成到FPGA上，用来生成标定使用的随机脉冲信号，使校准电路的移植性更好。3、本专利技术所述校准电路可以将延迟时间校准到延迟单元的中间位置，且进行250000次标定仅耗时16.17ms，具有很好的实时性，可以有效降低温度/电压变化对TDC测量精度的影响。综上所述，本专利技术所述校准电路具有占用FPGA内部查找表(LUT)资源少、电路移植性好、可实时校准等优点，故可显著降低温度/电压变化的影响，有效提高TDC测量精度。附图说明图1为码密度测试的原理图；图2为环形振荡器的电路结构图；图3为延迟线校准电路的结构图；图4为写CAL_RAM(标定存储单元)的状态转移图；图5为写LUT_RAM(查找表存储单元)的状态转移图；图6为各延迟单元处出现跳变的计数值；图7为延迟单元的延时示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面对本专利技术实施方式作进一步地详细描述。实施例1本专利技术实施例提供了一种用于FPGA型时间数字转换器的延迟线校准电路，参见图1-图7，该电路包括：1、本专利技术实施例中的延迟线校准电路由环形振荡器电路、控制电路、CAL_RAM与LUT_RAM存储单元组成。环形振荡器电本文档来自技高网...

【技术保护点】
1.一种用于FPGA型时间数字转换器的延迟线校准电路，其特征在于，所述延迟线校准电路由环形振荡器电路、控制电路、CAL_RAM与LUT_RAM存储单元组成；/n所述环形振荡器电路由复位信号控制起振，用于生成标定用的随机脉冲信号；所述控制电路通过有限状态机控制CAL_RAM和LUT_RAM的读写，完成延迟线的标定和计数值的累加；/n所述CAL_RAM和LUT_RAM电路通过调用Block RAM IP核实现，在标定状态下，CAL_RAM用于对延迟线中各延迟单元处出现跳变的次数进行存储；在累加状态下，LUT_RAM用于对跳变次数的累加值进行存储。/n

【技术特征摘要】
1.一种用于FPGA型时间数字转换器的延迟线校准电路，其特征在于，所述延迟线校准电路由环形振荡器电路、控制电路、CAL_RAM与LUT_RAM存储单元组成；
所述环形振荡器电路由复位信号控制起振，用于生成标定用的随机脉冲信号；所述控制电路通过有限状态机控制CAL_RAM和LUT_RAM的读写，完成延迟线的标定和计数值的累加；
所述CAL_RAM和LUT_RAM电路通过调用BlockRAMIP核实现，在标定状态下，CAL_RAM用于对延迟线中各延迟单元处出现跳变的次数进行存储；在累加状态下，LUT_RAM用于对跳变次数的累加值进行存储。


2.根据权利要求1所述的一种用于FPGA型时间数字转换器的延迟线校准电路，其特征在于，
标定状态下，环形振荡器电路生成的随机脉冲信号引入延迟线，在延迟线的各延迟单元处产生1、0跳变；上升沿到来时，寄存器锁存1、0跳变的位置信息，得到温度计码，温度计码经过译码器译码成二进制码，将二进制码作为CAL_RAM的读地址和写地址，在该二进制码对应地址处加1...

【专利技术属性】
技术研发人员：谢生，郭晓东，毛陆虹，
申请(专利权)人：天津大学，
类型：发明
国别省市：天津;12