Lvds多对接收装置及Lvds多对发送装置制造方法及图纸

本发明专利技术提供了一种Lvds多对接收装置，包括差分转单端模块，信号延时模块，高速IO时钟驱动模块，高速IO时钟分频模块，串并转换模块；所述差分转单端模块，用于接收lvds差分时钟并转换为单端时钟信号；所述信号延时模块，用于接收所述单端时钟信号并进行动态或者静态延时调整生成延时调整信号；所述高速IO时钟驱动模块，用于接收所述延时调整信号并提供高速时钟；所述高速IO时钟分频模块，用于接收所述高速时钟并提供低速时钟；所述串并转换模块，用于将接收的多对数据转换为并行数据。于将接收的多对数据转换为并行数据。于将接收的多对数据转换为并行数据。

【技术实现步骤摘要】
Lvds多对接收装置及Lvds多对发送装置


[0001]本专利技术涉及集成电路芯片
，尤其涉及一种Lvds多对接收装置及Lvds多对发送装置。

技术介绍

[0002]当前主流的lvds传输系统的传输速率较低。多通道的LVDS数据只能以固定的顺序进行传输，使得个人计算机(Personal Computer，PC)端可能需要进行一定的排序，这样会延长PC端的数据处理时间，效率大大降低。

技术实现思路

[0003]本专利技术的目的在于提供了一种Lvds多对接收装置。
[0004]为达到上述目的，本专利技术提供了一种Lvds多对接收装置，包括差分转单端模块，信号延时模块，高速IO时钟驱动模块，高速IO时钟分频模块，串并转换模块；
[0005]所述差分转单端模块，用于接收lvds差分时钟并转换为单端时钟信号；
[0006]所述信号延时模块，用于接收所述单端时钟信号并进行动态或者静态延时调整生成延时调整信号；
[0007]所述高速IO时钟驱动模块，用于接收所述延时调整信号并提供高速时钟；
[0008]所述高速IO时钟分频模块，用于接收所述高速时钟并提供低速时钟；
[0009]所述串并转换模块，用于将接收的多对数据转换为并行数据。
[0010]优选的，还包括位调整和字节对齐模块；
[0011]所述位调整和字节对齐模块，用于根据特殊数据和校准字节比较生成延时调整信号并发送至所述信号延时模块。
[0012]本专利技术还提供了一种Lvds多对发送装置，包括PLL时钟模块，高速IO时钟驱动模块，高速IO时钟分频模块，数据生成模块，并串转换模块，单端信号转化为差分信号模块；
[0013]PLL时钟模块，用于生成采样的时钟信号；
[0014]高速IO时钟驱动模块，用于接收所述时钟信号并提供高速时钟；
[0015]高速IO时钟分频模块，用于接收所述高速时钟并提供低速时钟；
[0016]数据生成模块，用于生成并行数据并发送至所述并串转换模块；
[0017]并串转换模块，用于将接收所述并行数据转换为串行数据；
[0018]单端信号转化为差分信号模块，用于接收所述串行数据并转换为LVDS信号。
[0019]本专利技术的有益效果在于：Lvds多对发送装置和Lvds多对接收装置具有高速的io时钟，提高传输效率。
【附图说明】
[0020]图1为本专利技术实施例Lvds多对接收装置的结构图；
[0021]图2为本专利技术实施例Lvds多对发送装置的结构图。
【具体实施方式】
[0022]为使本说明书的目的、技术方案和优点更加清楚，下面将结合本说明书具体实施例及相应的附图对本说明书技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本说明书保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
[0023]本专利技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0024]本专利技术提供一种Lvds(LOW VOLTAGE DIFFERENTIAL SIGNALING，低电压差分信号)多对接收装置，包括差分转单端模块，信号延时模块，高速IO时钟驱动模块，高速IO时钟分频模块，串并转换模块。
[0025]所述差分转单端模块，用于接收lvds差分时钟并转换为单端时钟信号；
[0026]所述信号延时模块，用于接收所述单端时钟信号并进行动态或者静态延时调整生成延时调整信号；
[0027]所述高速IO时钟驱动模块，用于接收所述延时调整信号并提供高速时钟；
[0028]所述高速IO时钟分频模块，用于接收所述高速时钟并提供低速时钟；
[0029]所述串并转换模块，用于将接收的多对数据转换为并行数据。
[0030]在其中一个实施例中，如图1所示，Lvds多对接收装置，包括差分转单端模块，信号延时模块GTP_IOCLKDELAY，高速IO时钟驱动模块GTP_IOCLKBUF，高速IO时钟分频模块GTP_IOCLKDIV，串并转换模块。
[0031]所述差分转单端模块，用于接收lvds差分信号并转换为单端信号；
[0032]所述信号延时模块GTP_IOCLKDELAY，用于接收所述单端信号并进行动态或者静态延时调整生成延时调整信号RXCLK_DY；
[0033]所述高速IO时钟驱动模块GTP_IOCLKBUF，用于接收所述延时调整信号RXCLK_DY并提供高速时钟ICLKA；
[0034]所述高速IO时钟分频模块GTP_IOCLKDIV，用于接收所述高速时钟ICLKA并提供低速时钟RCLKA；
[0035]所述串并转换模块，用于将接收的多对数据转换为并行数据。
[0036]本专利技术实施例的Lvds多对接收装置，差分时钟RXCLK_P\RXCLK_N经差分转单端模块转换为单端时钟信号RXCLK，再经高速IO时钟驱动模块GTP_IOCLKBUF生成延时调整后的信号延时调整信号RXCLK_DY，延时调整信号RXCLK_DY经高速IO时钟驱动模块GTP_IOCLKBUF生成高速时钟ICLKA提供给串并转换模块作为其高速时钟，同时，高速时钟ICLKA经高速IO时钟分频模块GTP_IOCLKDIV分频后的低速时钟RCLKA提供给串并转换模块作为其低速时钟，串并转换模块，将接收的多对数据转换为并行数据。
[0037]具体的，串并转换模块根据高速时钟ICLKA采样多对数据，并在低速时钟RCLKA的低频时钟域下转换为系统并行数据。
[0038]在其中一个实施例中，Lvds多对接收装置还包括位调整和字节对齐模块PGR_BIT_WORD_ALIGN。
[0039]所述位调整和字节对齐模块PGR_BIT_WORD_ALIGN，通过接收rx_data数据和模块中定义的标准数据进行比较，生成延时调整信号ioclkdelay_move、ioclkdelay_dir并发送至所述信号延时模块GTP_IOCLKDELAY进行动态调整。
[0040]具体的，信号延时模块GTP_IOCLKDELAY在进行延时调整时，位调整和字节对齐模块PGR_BIT_WORD_ALIGN采集rx_data中传递的特殊数据和模块中定义的标准数据进行比较，生成延时调整信号ioclkdelay_move、ioclkdelay_dir传递给延时模块GTP_IOCLKDELAY动态调整本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种Lvds多对接收装置，其特征在于，包括差分转单端模块，信号延时模块，高速IO时钟驱动模块，高速IO时钟分频模块，串并转换模块；所述差分转单端模块，用于接收lvds差分时钟并转换为单端时钟信号；所述信号延时模块，用于接收所述单端时钟信号并进行动态或者静态延时调整生成延时调整信号；所述高速IO时钟驱动模块，用于接收所述延时调整信号并提供高速时钟；所述高速IO时钟分频模块，用于接收所述高速时钟并提供低速时钟；所述串并转换模块，用于将接收的多对数据转换为并行数据。2.根据权利要求1所述的Lvds多对接收装置，其特征在于，还包括位调整和字节对齐模块；所述位调整和字节对齐模块，...

【专利技术属性】
技术研发人员：刘俊华，彭祥吉，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：