一种调试单元及处理器制造技术

本发明专利技术公开了一种调试单元及处理器。其中调试单元包括：寄存器，适于在时钟信号的控制下对输入数据进行采样；时钟控制单元，适于基于时钟使能信号生成控制信号，以控制时钟信号，来控制寄存器在时钟信号的有效周期内，且控制信号有效时，对输入数据进行采样。本发明专利技术一并公开了相应的片上系统和包含该片上系统的智能设备。的智能设备。的智能设备。

【技术实现步骤摘要】
一种调试单元及处理器


[0001]本专利技术涉及处理器领域，尤其涉及一种调试单元及处理器。

技术介绍

[0002]在芯片设计中，一般会使用时钟门控功能，将当前用不到的逻辑单元的时钟关掉，来达到降低开关功耗的目的。然而，时钟门控功能只能在前期功能仿真的时候使用。后期将设计放入FPGA进行板级测试时，由于FPGA上时钟资源有限，远远无法满足芯片设计过程中对时钟门控的数量需求。因此，在FPGA测试中，无法验证时钟门控功能的准确性。
[0003]以Xilinx 7系列FPGA为例，其最多可提供24个时钟区域，同一个时钟区域使用同一个时钟，所以最多可以有24种不同时钟。但是在设计过程中时钟门控的数量远远大于这个数量。显然，为每个时钟门控都提供一个可以独立控制的时钟是不可能的。
[0004]鉴于此，迫切需要一种能够适应于FPGA测试的检查芯片电路的时钟门控功能的方案。

技术实现思路

[0005]为此，本专利技术提供了一种调试单元及处理器，以力图解决或者至少缓解上面存在的至少一个问题。
[0006]根据本专利技术的一个方面，提供了一种调试单元，包括：寄存器，适于在时钟信号的控制下对输入数据进行采样；时钟控制单元，适于基于时钟使能信号生成控制信号，以控制时钟信号，来控制寄存器在时钟信号的有效周期内，且控制信号有效时，对输入数据进行采样。
[0007]可选地，在根据本专利技术的调试单元中，时钟控制单元耦接到寄存器的使能接口，还适于基于时钟使能信号和寄存器的使能信号，生成控制信号；寄存器包括：输入接口，适于接收输入数据，使能接口，适于接收控制信号，时钟接口，适于接收时钟信号，输出接口，适于输出数据。
[0008]可选地，在根据本专利技术的调试单元中，时钟控制单元的输出端耦接到寄存器的输入接口，还适于基于输入的数据和时钟使能信号生成控制信号，控制信号用于控制寄存器的输入数据；寄存器包括：输入接口，适于接收控制信号，使能接口，适于接收寄存器的使能信号，时钟接口，适于接收时钟信号，输出接口，耦接到时钟控制单元的输入端，适于将输出数据输入到时钟控制单元。
[0009]可选地，在根据本专利技术的调试单元中，时钟控制单元包括：与门，其第一输入端适于接收时钟使能信号，其第二输入端适于接收寄存器的使能信号，其输出端耦接到寄存器的使能接口。
[0010]可选地，在根据本专利技术的调试单元中，时钟控制单元包括：数据选择器，适于在时钟使能信号的控制下，选择是否输出寄存器的使能信号至寄存器的使能接口。
[0011]可选地，在根据本专利技术的调试单元中，时钟控制单元包括：数据选择器，适于在寄
存器的使能信号的控制下，选择是否输出时钟使能信号至寄存器的使能接口。
[0012]可选地，在根据本专利技术的调试单元中，寄存器适于：在时钟信号的有效周期内，若时钟使能信号和寄存器的使能信号同时为高电平，则对输入数据进行采样；在时钟信号的有效周期内，若时钟使能信号和寄存器的使能信号不同时为高电平，则不对输入数据进行采样。
[0013]可选地，在根据本专利技术的调试单元中，时钟控制单元包括：数据选择器，其第一输入端接收输入数据，其第二输入端接收寄存器的输出数据，适于在时钟使能信号的控制下，选择将输入数据或输出数据输出至寄存器的输入接口。
[0014]可选地，在根据本专利技术的调试单元中，寄存器适于：在时钟信号的有效周期内，若时钟使能信号和寄存器的使能信号同时为高，则对寄存器的输入数据进行采样；在时钟信号的有效周期内，若时钟使能信号为低、且寄存器的使能信号为高，则对寄存器的输出数据进行采样。
[0015]根据本专利技术的还有一个方面，提供了一种处理器，包括：如上所述的调试单元；信号生成单元，适于生成调试信号给调试单元。
[0016]可选地，在根据本专利技术的处理器中，调试信号包括以下信号中的一个或多个：时钟信号、时钟使能信号、寄存器的使能信号。
[0017]根据本专利技术的还有一个方面，提供了一种片上系统，包括：如上所述的处理器。
[0018]根据本专利技术的还有一个方面，提供了一种智能设备，包括如上所述的片上系统。
[0019]根据本专利技术的方案，利用控制时钟的时钟使能信号来生成控制信号，再将该控制信号与时钟信号一起输入寄存器，以控制寄存器对输入数据的采样。具体地，控制寄存器在时钟信号的有效周期内、且控制信号有效时，对输入数据进行采样。根据本专利技术的方案可以应用在FPGA测试中，在芯片设计中所有受门控时钟信号控制的寄存器，均可以配置这样的时钟控制单元，来对寄存器的时钟门控功能进行测试。
附图说明
[0020]为了实现上述以及相关目的，本文结合下面的描述和附图来描述某些说明性方面，这些方面指示了可以实践本文所公开的原理的各种方式，并且所有方面及其等效方面旨在落入所要求保护的主题的范围内。通过结合附图阅读下面的详细描述，本公开的上述以及其它目的、特征和优势将变得更加明显。遍及本公开，相同的附图标记通常指代相同的部件或元素。
[0021]图1示出了根据本专利技术一个实施例的处理器100的示意图；
[0022]图2示出了根据本专利技术一个实施例的调试单元110的示意图；
[0023]图3示出了根据本专利技术另一个实施例的调试单元110的示意图；
[0024]图4示出了根据本专利技术又一个实施例的调试单元110的示意图；
[0025]图5示出了现有的门控时钟电路图；
[0026]图6示出了现有的门控时钟电路在FPGA测试中的时序图；
[0027]图7示出了根据本专利技术实施例所提供的调试单元110在FPGA测试中的时序图；
[0028]图8示出了根据本专利技术再一个实施例的调试单元110的示意图；
[0029]图9示出了根据本专利技术一个实施例的计算机系统1200的示意图；
[0030]图10示出了根据本专利技术的一个实施例的片上系统(SoC)1500的示意图。
具体实施方式
[0031]下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
[0032]图1示出了根据本专利技术一个实施例的处理器100的示意图。除期望的配置外，如图1所示，处理器100还包括调试单元110和信号生成单元120。调试单元110又包括寄存器112和时钟控制单元114。
[0033]信号生成单元120与调试单元110相耦接，生成调试信号给调试单元110。根据一种实施例，调试信号包括以下信号中的一个或多个：时钟信号(记作clk)、时钟使能信号(记作clk_en)、寄存器的使能信号(记作en)。
[0034]调试单元110可用来生成控制信号，该控制信号和时钟信号一起，实现时钟门控的功能。即，将控制信号与时钟信号一起，作为一个门控时钟信号。在一种实施例中，若门控时本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种调试单元，包括：寄存器，适于在时钟信号的控制下对输入数据进行采样；时钟控制单元，适于基于时钟使能信号生成控制信号，以控制所述时钟信号，来控制所述寄存器在所述时钟信号的有效周期内，且所述控制信号有效时，对所述输入数据进行采样。2.如权利要求1所述的调试单元，其中，所述时钟控制单元耦接到所述寄存器的使能接口，还适于基于所述时钟使能信号和所述寄存器的使能信号，生成控制信号；所述寄存器包括：输入接口，适于接收输入数据，使能接口，适于接收所述控制信号，时钟接口，适于接收所述时钟信号，输出接口，适于输出数据。3.如权利要求1所述的调试单元，其中，所述时钟控制单元的输出端耦接到所述寄存器的输入接口，还适于基于输入的数据和所述时钟使能信号生成控制信号，所述控制信号用于控制所述寄存器的输入数据；所述寄存器包括：输入接口，适于接收所述控制信号，使能接口，适于接收所述寄存器的使能信号，时钟接口，适于接收所述时钟信号，输出接口，耦接到所述时钟控制单元的输入端，适于将输出数据输入到所述时钟控制单元。4.如权利要求2所述的调试单元，其中，所述时钟控制单元包括：与门，其第一输入端适于接收所述时钟使能信号，其第二输入端适于接收所述寄存器的使能信号，其输出端耦接到所述寄存器的使能接口。5.如权利要求2所述的调试单元，其中，所述时钟控制单元包括：数据选择器，适于在所述时钟使能信号的控制下，选择是否输出所述寄存器的使能信号至所述寄存器的使能接口。6.如权利要求2所述的调试单元，其中，所述时...

【专利技术属性】
技术研发人员：王满州，张如琴，
申请(专利权)人：阿里巴巴集团控股有限公司，
类型：发明
国别省市：