用于动态调整处理器特征的技术制造技术

本申请公开了用于动态调整处理器特征的技术。处理器包括微架构特征和动态调整单元(DTU)电路。处理器分别在微架构特征被禁用和被启用的情况下对于第一和第二执行窗口执行程序。DTU电路自动判定处理器在第二执行窗口中是否实现了更差的性能。响应于确定处理器在第二执行窗口中实现了更差的性能，DTU电路更新用于程序的所选择地址的有用性状态以表示更差的性能。响应于在微架构特征被启用的情况下处理器实现了更差的性能的多个连续确定，DTU电路自动更新有用性状态以表示经确认的差状态。响应于有用性状态表示经确认的差状态，DTU电路对于第二执行窗口之后的执行窗口针对所选择地址自动禁用微架构特征。描述并要求保护其他实施例。

【技术实现步骤摘要】
用于动态调整处理器特征的技术
本公开总体上涉及数据处理系统并且具体涉及用于动态调整数据处理系统中的处理器的技术。
技术介绍
数据处理系统中的中央处理单元(CPU)可以包括各种不同特征，这些特征在一些情况下相对于不具有这些特征的CPU改善CPU的性能。例如，在一些情况下，具有用于推测性执行的特征的CPU可以比不具有用于推测性执行的特征的类似的CPU更好地执行。CPU的特征也可以是可调整的或可配置的，因为特征支持多于一种设置。出于本公开的目的，CPU的可配置特征可以被称为“微架构特征”。例如，CPU可能能够启用和禁用微架构特征。附加地或替代地，当微架构特征被启用时，CPU可能能够将不同设置应用于该微架构特征。换言之，微架构特征可以支持一系列设置。然而，被启用(即，被开启)的微架构特征可以引起对应用的一部分的性能改善，同时引起对应用的另一部分的性能降级。此外，微架构特征引起对应用(或者对应用的一部分)的性能改善还是性能降级可以取决于与该应用(或应用的该部分)的执行相关联的其他情况。例如，微架构特征可以使应用利用一些类型和/或数本文档来自技高网...

【技术保护点】
1.一种处理器，包括：/n微架构特征；/n动态调整单元DTU电路；/n所述DTU电路中的禁用周期计数器，所述禁用周期计数器用于指示当所述处理器在所述微架构特征被禁用的情况下针对第一执行窗口执行程序时多少周期被消耗；/n所述DTU电路中的启用周期计数器，所述启用周期计数器用于指示当所述处理器在所述微架构特征被启用的情况下针对第二执行窗口执行程序时多少周期被消耗；以及/n所述DTU电路中的性能评估单元PEU电路，所述PEU电路用于基于所述禁用周期计数器和所述启用周期计数器来自动判定：相对于所述第一执行窗口，所述处理器在所述第二执行窗口中是否实现了更差的性能；以及/n所述处理器中的评估表，其中所述评...

【技术特征摘要】
20190919 US 16/575,5351.一种处理器，包括：
微架构特征；
动态调整单元DTU电路；
所述DTU电路中的禁用周期计数器，所述禁用周期计数器用于指示当所述处理器在所述微架构特征被禁用的情况下针对第一执行窗口执行程序时多少周期被消耗；
所述DTU电路中的启用周期计数器，所述启用周期计数器用于指示当所述处理器在所述微架构特征被启用的情况下针对第二执行窗口执行程序时多少周期被消耗；以及
所述DTU电路中的性能评估单元PEU电路，所述PEU电路用于基于所述禁用周期计数器和所述启用周期计数器来自动判定：相对于所述第一执行窗口，所述处理器在所述第二执行窗口中是否实现了更差的性能；以及
所述处理器中的评估表，其中所述评估表包括用于所选择地址的有用性状态，(a)响应于相对于在所述微架构特征被禁用的情况下的所述第一执行窗口，在所述微架构特征被启用的情况下所述处理器在所述第二执行窗口中实现了更差的性能的确定，所述有用性状态用于由所述PEU电路更新以表示更差的性能，以及(b)在所述微架构特征被启用的情况下迭代至少两个执行窗口之后，响应于在所述微架构特征被启用的情况下所述处理器实现了更差的性能的多个连续确定，所述有用性状态用于由所述PEU电路更新以表示经确认的差状态；以及
所述DTU电路中的调整实现单元TIU电路，所述TIU电路用于响应于所述评估表中用于所述所选择地址的所述有用性状态表示所述经确认的差状态，对于后续执行窗口针对所述所选择地址自动禁用所述微架构特征。


2.根据权利要求1所述的处理器，其中，所述DTU电路中的至少一些驻留在所述微架构特征中。


3.根据权利要求1所述的处理器，其中：
响应于相对于在所述微架构特征被禁用的情况下的所述第一执行窗口，在所述微架构特征被启用的情况下所述处理器在所述第二执行窗口中实现了更好的性能的确定，用于所述所选择地址的所述有用性状态用于由所述PEU电路更新以表示更好的性能；
在所述微架构特征被启用的情况下迭代至少两个执行窗口之后，响应于在所述微架构特征被启用的情况下所述处理器实现了更好的性能的多个连续确定，用于所述所选择地址的所述有用性状态用于由所述PEU电路更新以表示经确认的好状态；以及
所述TIU电路用于响应于所述评估表中用于所述所选择地址的所述有用性状态表示所述经确认的好状态，对于后续执行窗口针对所述所选择地址自动启用所述微架构特征。


4.根据权利要求1所述的处理器，其中：
所述DTU电路包括有限状态机FSM，所述FSM用于控制对用于所述所选择地址的所述有用性状态的更新，其中所述FSM提供所述经确认的差状态、经确认的好状态、和至少三个未确认的状态；
所述未确认的状态包括中性状态、可能好状态、和可能差状态；以及
用于所述所选择地址的所述有用性状态用于以所述中性状态开始；以及
用于所述所选择地址的所述有用性状态用于响应于对所述有用性状态的以下连续更新而到达所述经确认的差状态：(a)从所述中性状态到所述可能差状态，以及(b)从所述可能差状态到所述经确认的差状态。


5.根据权利要求1所述的处理器，其中，每个执行窗口包括预定数量的被引退指令。


6.根据权利要求1所述的处理器，其中，所述DTU电路包括预定显著性阈值，所述PEU电路使用所述预定显著性阈值来判定：相对于在所述微架构特征被禁用的情况下的所述第一执行窗口，在所述微架构特征被启用的情况下所述处理器在所述第二执行窗口中是否实现了显著更差的性能。


7.根据权利要求1所述的处理器，其中，所述DTU电路包括预定介入阈值，所述PEU电路使用所述预定介入阈值来判定在所述第二执行窗口期间在所述所选择地址处的指令是否被执行了至少阈值数量次，所述PEU电路用于只要在所述第二执行窗口期间所述所选择地址被执行了至少所述阈值数量次，就更新用于所述所选择地址的所述有用性状态以表示在所述微架构特征被启用的情况下的更差的性能。


8.根据权利要求7所述的处理器，其中，所述评估表包括用于所述所选择地址的介入计数器，所述介入计数器响应于在所述所选择地址处的所述指令的执行而被递增，所述PEU电路用于使用所述介入计数器和所述预定介入阈值来判定在所述第二执行窗口期间在所述所选择地址处的所述指令是否被执行了至少所述阈值数量次。


9.一种数据处理系统，包括：
随机存取存储器RAM；
处理器，耦合至所述RAM；
所述处理器中的微架构特征；
所述处理器中的动态调整单元DTU电路；
所述DTU电路中的禁用周期计数器，所述禁用周期计数器用于指示当所述处理器在所述微架构特征被禁用的情况下针对第一执行窗口执行程序时多少周期被消耗；
所述DTU电路中的启用周期计数器，所述启用周期计数器用于指示当所述处理器在所述微架构特征被启用的情况下针对第二执行窗口执行程序时多少周期被消耗；以及
所述DTU电路中的性能评估单元PEU电路，所述PEU电路用于基于所述禁用周期计数器和所述启用周期计数器来自动判定：相对于所述第一执行窗口，所述处理器在所述第二执行窗口中是否实现了更差的性能；
所述处理器中的评估表，其中所述评估表包括用于所选择地址的有用性状态，(a)响应于相对于在所述微架构特征被禁用的情况下的所述第一执行窗口，在所述微架构特征被启用的情况下所述处理器在所述第二执行窗口中实现了更差的性能的确定，所述有用性状态用于由所述PEU电路更新以表示更差的性能，以及(b)在所述微架构特征被启用的情况下迭代至少两个执行窗口之后，响应于在所述微架构特征被启用的情况下所述处理器实现了更差的性能的多个连续确定，所述有用性状态用于由所述PEU电路更新以表示经确认的差状态...

【专利技术属性】
技术研发人员：A·乔汉，J·高尔，F·萨拉，L·拉帕波特，Z·司珀勃，A·尧厄兹，S·萨布拉蒙尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US