一种新型的CPU加载方法技术

本发明专利技术提供一种新型的CPU加载方法，将编译器生成的CPU加载数据转换成PROM烧录文件格式，并烧录进PROM；将PROM挂载在FPGA上，并将FPGA与CPU连接；FPGA预读取CPU引导程序并加载至FPGA的内部缓冲区备用；FPGA控制CPU复位信号将CPU复位；CPU发出读取指令控制信号；FPGA识别读取指令控制信号并按照读取指令控制信号的取指地址从FPGA的内部缓存区或PROM读取CPU加载数据发送至CPU数据总线；直至所有CPU加载数据读取完毕，CPU加载完毕。本发明专利技术是为了解决现有抗辐射只读存储器容量不足的缺点，提供一种使用大容量PROM作为星载CPU加载存储器，通过FPGA辅助实现星载CPU循环寻址的方法，该方案中的PROM无地址总线，数据总线为8位，硬件连接简单，可降低PCB布线难度及硬件成本，FPGA控制星载CPU的加载过程。

【技术实现步骤摘要】
一种新型的CPU加载方法
本专利技术涉及程序控制设计
，具体涉及一种新型的CPU加载方法。
技术介绍
星载CPU软件功能复杂，程序规模较大，编译器生成的加载数据数据量巨大，而CPU加载数据需要存储在抗辐射性能强的PROM中，CPU加载时，外围硬件控制CPU复位，CPU在复位信号撤销后自动从PROM中读取加载程序至内存中运行。CPU加载过程如下：当CPU的有效复位信号撤销后，CPU从0地址(PROM)读取指令，0地址存放CPU的引导程序，其依次完成的任务是1)对寄存器初始化；2)将应用程序从PROM搬移到内存中；3)控制程序跳转到内存中运行。对寄存器的初始化和控制程序跳转到内存中运行的指令一般采用顺序结构，而将应用程序从PROM搬移到内存的指令一般采用循环结构，获取循环结构的指令序列，需要对PROM的某段地址进行循环寻址。因此，为了满足循环寻址的需求，通常要求存储CPU加载数据的PROM带有寻址功能且数据位宽与CPU数据总线位宽必须匹配，目前国内满足上述条件的抗辐射PROM容量比较小，使用时需多片PROM组合使用，硬件成本较高，PCB布线难度较大，亟需一种加载方案，在满足星载CPU加载数据容量要求的前提下，能够克服不能循环寻址的弊端。
技术实现思路
本专利技术是为了解决现有抗辐射只读存储器容量不足的缺点，提供一种使用大容量PROM作为星载CPU加载存储器，通过FPGA辅助实现星载CPU循环寻址的方法，该方案中的PROM无地址总线，数据总线为8位，硬件连接简单，可降低PCB布线难度及硬件成本，FPGA控制星载CPU的加载过程。本专利技术提供一种新型的CPU加载方法，包括如下步骤：S1、烧录：将编译器生成的CPU加载数据转换成PROM烧录文件格式，并烧录进PROM；S2、连接：将PROM挂载在FPGA上，并将FPGA与CPU连接；S3、预读取：FPGA预读取CPU引导程序并加载至FPGA的内部缓冲区备用；S4、复位：FPGA控制CPU复位信号将CPU复位；S5、CPU加载：CPU发出读取指令控制信号；FPGA识别读取指令控制信号并按照读取指令控制信号的取指地址从FPGA的内部缓存区或PROM读取CPU加载数据发送至CPU数据总线；直至所有CPU加载数据读取完毕，CPU加载完毕。本专利技术所述的一种新型的CPU加载方法，作为优选方式，引导程序是取指范围CPU加载数据中不按地址规律递增的取指地址范围。本专利技术所述的一种新型的CPU加载方法，作为优选方式，包括如下步骤：S1、烧录：将编译器生成的CPU加载数据转换成PROM烧录文件格式，并烧录进PROM；S2、连接：将PROM挂载在FPGA上，并将FPGA与CPU连接；S3、预读取：FPGA预读取CPU引导程序并加载至FPGA的内部缓冲区备用；S4、复位：FPGA控制CPU复位信号将CPU复位；S5、CPU加载：CPU发出读取指令控制信号；FPGA识别读取指令控制信号；当读取指令控制信号的取指范围小于或等于引导程序大小时，将FPGA内部缓冲区的数据发送至CPU数据总线；当读取指令控制信号的取指范围大于引导程序大小时，直接从PROM依次读取CPU加载数据拼接成数据总线的位宽后发送至数据总线；直至所有CPU加载数据读取完毕，CPU加载完毕。本专利技术所述的一种新型的CPU加载方法，作为优选方式，步骤S1PROM是大容量PROM。本专利技术所述的一种新型的CPU加载方法，作为优选方式，步骤S1PROM是无地址总线。本专利技术所述的一种新型的CPU加载方法，作为优选方式，步骤S3中，引导程序大小为80kb且缓存至FPGA。本专利技术所述的一种新型的CPU加载方法，作为优选方式，步骤S3中，FPGA内部缓冲区是FPGA的RAM。本专利技术所述的一种新型的CPU加载方法，作为优选方式，包括如下步骤：S1、烧录：将编译器生成的CPU加载数据转换成PROM烧录文件格式，并烧录进PROM；S2、连接：将PROM挂载在FPGA上，并将FPGA与CPU连接；S3、预读取：FPGA预读取CPU引导程序并加载至FPGA的内部缓冲区备用；S4、复位：FPGA控制CPU复位信号将CPU复位；CPU复位后，撤销复位；S5、CPU加载：CPU发出读取指令控制信号；FPGA识别读取指令控制信号；当读取指令控制信号的取指范围小于或等于引导程序大小时，将FPGA内部缓冲区的数据发送至CPU数据总线；当读取指令控制信号的取指范围大于引导程序大小时，直接从PROM依次读取CPU加载数据拼接成数据总线的位宽后发送至数据总线；直至所有CPU加载数据读取完毕，CPU加载完毕。本专利技术所述的一种新型的CPU加载方法，作为优选方式，包括如下步骤：S1、烧录：将编译器生成的CPU加载数据转换成PROM的烧录文件格式，并烧录进PROM；S2、连接：将PROM挂载在FPGA上，并将FPGA与CPU连接；S3、预读取：FPGA预读取CPU加载数据中的引导程序并加载至FPGA的内部缓冲区备用；S4、复位：FPGA控制CPU复位信号将CPU复位；CPU复位后，撤销复位；S5、CPU加载：CPU自动发出读取指令控制信号；FPGA识别读取指令控制信号；当读取指令控制信号的取指范围小于或等于引导程序大小时，将FPGA内部缓冲区的CPU加载数据发送至CPU数据总线；当读取指令控制信号的取指范围大于引导程序大小时，直接从PROM依次读取CPU加载数据拼接成数据总线的位宽后发送至数据总线；直至所有CPU加载数据读取完毕，CPU加载完毕。本专利技术所述的一种新型的CPU加载方法，作为优选方式，步骤S5中，从PROM依次读取CPU加载数据的大小为8比特。本专利技术所述的一种新型的CPU加载方法，作为优选方式，步骤S5中，数据总线为40位双向数据总线。具体步骤如下：将编译器生成的CPU加载数据(指令)转换成大容量PROM的烧录文件格式，并烧录RPOM；FPGA预读取CPU引导程序加载数据至FPGA内部缓冲区备用；FPGA控制CPU复位信号，复位CPU；FPGA识别CPU取指操作，按照CPU取指地址从内部缓存或PROM读取加载数据发送至CPU数据总线。将CPU取指地址映射到引导程序缓存RAM的读地址端口，当访问取指范围小于引导程序大小时选择RAM的数据发送至CPU数据总线，否则直接从PROM依次读取5字节数据拼接成40比特发送至CPU总线本专利技术与现有技术相比的优点在于：充分利用PROM大容量优势，将CPU加载所需要的数据存储在PROM中；充分利用了加载时CPU取指特点，CPU取指时具有一定的规律，从取指地址范围看，包括按地址递增顺序访问和不按地址递增顺序访问2类，其不按地址顺序递增访问的部分为CPU加载引导程序，在加载期间多次重复访问，按地址顺序递增访问的部分则在加载期间只访问一次，可将引导程序预先存储本文档来自技高网...

【技术保护点】
1.一种新型的CPU加载方法，其特征在于：包括如下步骤：/nS1、烧录：将编译器生成的CPU加载数据转换成PROM烧录文件格式，并烧录进所述PROM；/nS2、连接：将所述PROM挂载在FPGA上，并将所述FPGA与CPU连接；/nS3、预读取：所述FPGA预读取所述CPU引导程序并加载至所述FPGA的内部缓冲区备用；/nS4、复位：所述FPGA控制CPU复位信号将所述CPU复位；/nS5、CPU加载：所述CPU发出读取指令控制信号；所述FPGA识别所述读取指令控制信号并按照所述读取指令控制信号的取指地址从所述FPGA的内部缓存区或所述PROM读取所述CPU加载数据发送至所述CPU数据总线；直至所有所述CPU加载数据读取完毕，所述CPU加载完毕。/n

【技术特征摘要】
1.一种新型的CPU加载方法，其特征在于：包括如下步骤：
S1、烧录：将编译器生成的CPU加载数据转换成PROM烧录文件格式，并烧录进所述PROM；
S2、连接：将所述PROM挂载在FPGA上，并将所述FPGA与CPU连接；
S3、预读取：所述FPGA预读取所述CPU引导程序并加载至所述FPGA的内部缓冲区备用；
S4、复位：所述FPGA控制CPU复位信号将所述CPU复位；
S5、CPU加载：所述CPU发出读取指令控制信号；所述FPGA识别所述读取指令控制信号并按照所述读取指令控制信号的取指地址从所述FPGA的内部缓存区或所述PROM读取所述CPU加载数据发送至所述CPU数据总线；直至所有所述CPU加载数据读取完毕，所述CPU加载完毕。


2.根据权利1所述的一种新型的CPU加载方法，其特征在于：所述引导程序取指地址范围是所述CPU加载数据中不按地址规律递增的取指地址范围。


3.根据权利2所述的一种新型的CPU加载方法，其特征在于：包括如下步骤：
S1、烧录：将编译器生成的所述CPU加载数据转换成所述PROM烧录文件格式，并烧录进所述PROM；
S2、连接：将所述PROM挂载在所述FPGA上，并将所述FPGA与所述CPU连接；
S3、预读取：所述FPGA预读取所述CPU引导程序并加载至所述FPGA的内部缓冲区备用；
S4、复位：所述FPGA控制所述CPU复位信号将所述CPU复位；
S5、CPU加载：所述CPU发出所述读取指令控制信号；所述FPGA识别所述读取指令控制信号；当所述读取指令控制信号的取指范围小于或等于所述引导程序大小时，将所述FPGA内部缓冲区的数据发送至所述CPU数据总线；当所述读取指令控制信号的取指范围大于所述引导程序大小时，直接从所述PROM依次读取所述CPU加载数据拼接成所述数据总线的位宽后发送至所述数据总线；直至所有所述CPU加载数据读取完毕，所述CPU加载完毕。


4.根据权利1所述的一种新型的CPU加载方法，其特征在于：步骤S1所述PROM是无地址总线。


5.根据权利1所述的一种新型的CPU加载方法，其特征在于：步骤S3中，所述引导程序大小为80kb且暂存至所述FPGA。


6.根据权利1所述的一种新型的CPU加载方法，其特征在于：步骤S3中，所述FPGA内部缓冲区是所述FPGA的RAM。

【专利技术属性】
技术研发人员：殷彦浩，陈庚，卫荣荣，马荣，李鑫，余显勇，
申请(专利权)人：北京遥测技术研究所，航天长征火箭技术有限公司，上海卫星工程研究所，
类型：发明
国别省市：北京;11