一种采样保持电路以及包含其的模数转换器制造技术

一种采样保持电路以及包含其的模数转换器，包括第一电容组与第二电容组，每一电容组包括电容C1，C2及C3；四个采样开关，采样开关第一端与C1或C2的第一端连接；两个第一开关的第一端与C3第一端连接；运算跨导放大器正相输入端与第一电容组第一端相连，反相输入端与第二电容组第一端相连；两个第二开关的第一端与C1第一端相连；第三开关连接于两个C3第一端之间；两个第四开关连接于第一电容组中的C2的第一端与反相输出端之间，及第二电容组中的C2的第一端与正相输出端之间；两个第五开关连接于正相输入端与反相输出端之间，及反相输入端与正相输出端之间。本发明专利技术能实现1倍增益和2倍增益，并将输出信号拓展到(

【技术实现步骤摘要】
一种采样保持电路以及包含其的模数转换器


[0001]本专利技术涉及读出电路领域，特别涉及一种采样保持电路以及包含其的模数转换器。

技术介绍

[0002]CMOS图像传感器(CMOS Image Sensor，CIS)在消费类电子产品中的应用日益广泛，对CIS的面积和功耗要求也越来越苛刻。随着集成电路工艺的不断进步，CMOS图像传感器可以在片内将模拟信号数字化，即在像素阵列中使用模数转换器(ADC)。在CMOS图像传感器中，模数转换器(Analog to Digital Converter，ADC)的集成方式主要有三种，即像素级ADC、列级ADC以及芯片级ADC。其中，参考图1所示，芯片级ADC，顾名思义，就是整个芯片只采用一个ADC对整个像素阵列所采集的模拟信号进行量化，因而，要求ADC具有较高的转换速度。对于百万像素的CMOS图像传感器来讲，为保证较高的图像质量，除了保证每秒较高的帧频外，还要求全局ADC满足精度(8-12位)与动态性能的要求。目前，全局ADC多采用流水线ADC，这种ADC的通道一致性较好，控制更简单。
[0003]在流水线ADC中，采样保持电路(Sample-and-Hold Amplifier，SHA)是最前端的模块，用来采样输入的模拟信号，并将采样的结果保持一定的时间后传递给第一级进行量化，以避免信号传输时的孔径误差，因此，采样保持电路的性能优劣对整个ADC的精度影响最大，所以，采样保持电路的速度和精度是整个ADC设计的关键。
[0004]然而，对于典型的CIS读出电路，采样保持电路的输入范围是(0，V
REF
)，传统采样保持电路的输出信号也只能落在(0，V
REF
)之间，而ADC量化范围是(-V
REF
，V
REF
)，使得CIS还需要将采样保持电路的输出信号拓展到(-V
REF
，V
REF
)才能最大限度地利用ADC的量化范围。因此，如何最大限度地利用ADC的量化范围，并且对输入信号的运算方法更多样，成为本领域一项亟待解决的技术问题。

技术实现思路

[0005]本专利技术的目的是提供一种采样保持电路以及包含其的模数转换器，使得该采样保持电路既能实现1倍增益，又能实现2倍增益，并且可以将输出信号拓展到(-V
REF
，V
REF
)，从而最大限度地利用ADC的量化范围，提高ADC的动态范围。
[0006]为达到上述目的，本专利技术实施例提供一种采样保持电路，包括：
[0007]第一电容组与第二电容组，每个电容组包括电容C1，电容C2以及电容C3；
[0008]四个采样开关，每个采样开关的第一端与一个电容C1或电容C2的第一端连接，所述采样开关的第二端用于接收差分输入信号V
IP
与V
IN
；
[0009]两个第一开关，每个第一开关的第一端与一个电容C3的第一端连接；
[0010]运算跨导放大器，所述运算跨导放大器的正相输入端与所述第一电容组的第一端相连，反相输入端与所述第二电容组的第一端相连；所述电容组的第一端由电容组中各个电容的第二端相连得到；
[0011]两个第二开关，每个第二开关的第一端与一个电容C1的第一端相连；
[0012]一个第三开关，连接于两个电容C3的第一端之间；
[0013]两个第四开关，其中一个第四开关连接于所述第一电容组中的电容C2的第一端与所述运算跨导放大器的反相输出端之间，另一个第四开关连接于所述第二电容组中的电容C2的第一端与所述运算跨导放大器的正相输出端之间；
[0014]两个第五开关，其中一个第五开关连接于所述正相输入端与反相输出端之间，另一个第五开关连接于所述反相输入端与正相输出端之间。
[0015]在一实施例中，所述第三开关以及与电容C1相连的采样开关由时钟信号CK1控制，与电容C2相连的采样开关由时钟信号CK1_2X控制，所述第一开关与所述第二开关由时钟信号CK2控制，所述第四开关由时钟信号CK2_2X控制，所述第五开关由时钟信号CK1P控制；
[0016]其中，所述时钟信号CK1与CK2为两相不交叠时钟；
[0017]所述时钟信号CK1与CK1P的上升沿对齐，所述时钟信号CK1P的下降沿早于所述时钟信号CK1的下降沿；
[0018]所述时钟信号CK1与控制信号P输入与非门G1，所述与非门G1的输出信号再输入非门G2，所述非门G2的输出信号为所述时钟信号CK1_2X；
[0019]所述控制信号P输入非门G3，所述非门G3的输出信号与所述时钟信号CK2输入或非门G4，所述或非门G4的输出信号输入非门G5，所述非门G5的输出信号为所述时钟信号CK2_2X。
[0020]在一实施例中，两个第一开关的第二端用于接收差分调节信号V
dh
与V
dl
，所述差分调节信号V
dh
与V
dl
用于调整所述电容C3的电压。
[0021]在一实施例中，两个第二开关的第二端用于接收差分参考信号V
RH
与V
RL
，且V
RH-V
RL
＝V
REF
，所述采样保持电路的输出信号的幅值范围为(-V
REF
，V
REF
)。
[0022]在一实施例中，在所述控制信号P为低电平的情况下，所述采样保持电路实现1倍增益，在所述控制信号P为高电平的情况下，所述采样保持电路实现2倍增益。
[0023]在一实施例中，所述运算跨导放大器为带增益自举的套筒式放大电路结构。
[0024]本专利技术实施例还提供一种模数转换器，所述模数转换器包含上述任一实施例所述采样保持电路。
[0025]由以上本专利技术实施例提供的技术方案可见，本专利技术提供的采样保持电路为全差分结构，可以对范围为(0，V
REF
)的输入信号进行电平移位，得到范围在(-V
REF
，V
REF
)之间的输出信号，最大限度地利用了ADC的量化范围，从而提高了ADC的动态范围。此外，本专利技术提供的采样保持电路在控制信号P为低电平的情况下，可以实现1倍增益，在控制信号P为高电平的情况下，可以实现2倍增益，使得对输入信号的运算方法更多样。
附图说明
[0026]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0027]图1是采用全局读出方式的图像传感器；
[0028]图2是现有的电容翻转型的采样保持电路；
[0029]图3是现有的电荷重分布型的采样保持电路；
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【技术保护点】

【技术特征摘要】
1.一种采样保持电路，其特征在于，包括：第一电容组与第二电容组，每个电容组包括电容C1，电容C2以及电容C3；四个采样开关，每个采样开关的第一端与电容C1或电容C2的第一端连接，所述采样开关的第二端用于接收差分输入信号V
IP
与V
IN
；两个第一开关，每个第一开关的第一端与一个电容C3的第一端连接；运算跨导放大器，所述运算跨导放大器的正相输入端与所述第一电容组的第一端相连，反相输入端与所述第二电容组的第一端相连；所述电容组的第一端由电容组中各个电容的第二端相连得到；两个第二开关，每个第二开关的第一端与一个电容C1的第一端相连；一个第三开关，连接于两个电容C3的第一端之间；两个第四开关，其中一个第四开关连接于所述第一电容组中的电容C2的第一端与所述运算跨导放大器的反相输出端之间，另一个第四开关连接于所述第二电容组中的电容C2的第一端与所述运算跨导放大器的正相输出端之间；两个第五开关，其中一个第五开关连接于所述正相输入端与反相输出端之间，另一个第五开关连接于所述反相输入端与正相输出端之间。2.根据权利要求1所述的采样保持电路，其特征在于，所述第三开关以及与电容C1相连的采样开关由时钟信号CK1控制，与电容C2相连的采样开关由时钟信号CK1_2X控制，所述第一开关与所述第二开关由时钟信号CK2控制，所述第四开关由时钟信号CK2_2X控制，所述第五开关由时钟信号CK1P控制；其中，所述时钟信号CK1与CK2为两相不交叠时钟；所述时钟信号CK1与CK1P的上升沿对齐，所述时钟信号CK1P的下降沿早于所述时钟信号...

【专利技术属性】
技术研发人员：陈鸣，周莉，高岑，徐文静，王琨玉，陈杰，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：