相移光刻掩模的曝光控制制造技术

本发明专利技术描述了一种掩模及集成电路制造方案，以使所谓“全相位”掩模的使用更加便利。这有助于使用掩模，其中使用相移来刻画布局的基本上所有部分。具体而言，描述了包括相移掩模和修整掩模之间的相对配量的曝光设置。另外，考虑了用于容纳两个掩模的单个光罩方案。在一个实施例中，使用除了相对配量之外的相同的曝光条件来对相移和修整掩模曝光。在另一个实施例中，相移图案和修整图案之间的相对配量是１．０∶ｒ，２．０＜ｒ＜４．０。这些方案有助于所得ＩＣ更好的曝光分布，并且可以因此改善芯片成品率，并通过降低改变设置和／或在曝光之间转换光罩的需要而提高生产量。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及使用光刻掩模来制造诸如集成电路的物体的小尺寸图形(feature)。本专利技术特别涉及相移掩模在用于集成电路和类似的物体的复杂布局中的应用。
技术介绍
相移掩模已经被应用来建立在集成电路中的小尺寸图形。典型地，所述图形已经局限于具有小关键尺寸(critical dimension)的设计图样的所选择器件。例如，参见美国专利第5,766,806号。虽然在集成电路中的小尺寸图形的制造已经带来了改进的速度和性能，但是期望在这样的器件的制造中更为广泛地使用相移掩模。但是，相移掩模对更复杂的设计图样的扩展导致掩模布局问题的复杂性的大幅增加。例如，当在密集的设计图样上安排相移窗口时，将发生相位冲突。一种相位冲突是布局中的这样一种定位，其中，例如通过叠加期望用于实现暴露图案(pattern)中的相邻的线的相移窗口，使两个具有相同相位的相移窗口与要由掩模暴露的图形接近地布置。如果相移窗口具有相同的相位，则其不导致建立期望的图形所需要的光学干涉。因此必须防止相位冲突的相移窗口的粗心大意地布局为接近要在由掩模刻画(define)的层中形成的图形。在单个集成电路的设计图样中，可能布局几百万个图形。用于在这样大数量的图形上的迭代操作的数据处理资源的负担会很大，并且在一些情况下使得所述迭代操作不实用。对于其中通过相移来实现大量布局的电路，相移窗口的布局和向这样的窗口分配相移值是使用现有技术不实用的一种这样的迭代操作。另一个与相移掩模的使用相关联的问题产生于对用于实现具有小尺寸图形的材料层的两种不同的掩模图案的需要。现有的系统使用二元掩模图案来对晶片曝光，所述二元掩模图案使用具有对于二元掩模图案优化的光学设置的步进机(stepper)；并且现有的系统使用相移掩模图案来对晶片曝光，所述相移掩模图案使用具有对于相移掩模图案优化的光学设置的步进机。一般，光学设置非常不同。例如，通常使用高度相干的辐射源来对相移图案曝光。但是，二元掩模获得具有较小相干辐射源的较好的结果。因此，在两种曝光之间，晶片需要保持不动而在步进机内改变设置和掩模。在晶片保持不动的时间期间，保护层的质量会降级。而且，在移动晶片和调整步进机中涉及的时间使得制造过程变慢。关于光刻和相移掩模的
技术介绍
，参见Wong，RESOLUTION ENHANCEMENT TECHNIQUES IN OPTICALLITHOGRAPHY(《光刻术中的分辨率提高技术》)，SPIE Press，Bellingham，Washington(2001)。理解在所谓的“栅极收缩(gate shrink)”相移设计图样中使用的普通步进机设置和参数是有用的。“栅极收缩”设计图样，或掩模，仅仅是一种布局或掩模，其中图案的重要部分，通常是场多晶硅，必须使用对应的二元修整掩模(binary trim mask)来适当地静止印刷，同时使用相移来形成诸如晶体管栅极的部分，导致所谓的“收缩”的栅极。一般，相移掩模需要步进机中的低部分相干性σ配置，以便对晶片进行曝光的光是高度相干的。相反，当对已经密集封装的掩模以及小图形上的二元图案工作时，使用产生较少相干光的高部分相干性σ步进机设置、和/或离轴照明(OAI)、或其它照明配置。因此，一般使用低相干性(高σ)或离轴照明来对用于栅极收缩型设计图样的掩模上的二元修整图案曝光。但是，用于这样的栅极收缩型设计图样的掩模上的相移图案将使用高相干性(低σ)照明。这要求在相移图案和修整图案曝光之间调整步进机的投影系统，典型地是改变孔径的大小。因为这些及其它的复杂性，实现用于复杂设计图样的相移掩模技术需要改进相移掩模的设计图样的方案。
技术实现思路
描述了掩模及集成电路制造方案，以使所谓“全相移”掩模的使用更加便利，其中使用相移刻画布局的基本所有部分。下面说明适合于本专利技术的其它图案、布局和掩模类型的刻画。对于本专利技术的实施例使用的掩模，除了在一些实施例中对相移图案和二元修整图案进行的曝光之间的配量配置之外，步进机的光学设置保持恒定。在对相移和修整图案的曝光之间不改变的光学设置包括一组光学参数的各种组合的一个或多个成员，所述一组光学参数包括数值孔径(N.A.)、光的波长(λ)、相干性(诸如由部分相干性σ衡量)、照明配置(单点光源、偶极子源、四极子源、环状源)、照明轴和散焦。在不同的实施例中，在对相移图案和修整图案的曝光之间的相对配量被表达为比率1.0∶r，其中r＞0.0。在一些实施例中，2.0＜r＜4.0，使得二元图案的曝光配量比相移图案的配量大2-4倍。一个实施例使用1∶2的比率，另一个使用1∶3的比率。修整图案的更强曝光有助于清除切口或开口，同时防止由相移图案刻画的图形的曝光。在一些实施例中，r是从用于诸如步进机、波长、保护层测量等的特定光刻模型的模拟结果确定的。另外，在本专利技术的一个实施例中，在单个光罩上提供两种图案。具有多个图案的单个光罩可能提高掩模制造成本。但是，掩模的成本是合理的，因为使用单个光罩可以改进成品率并节省制造步骤和时间。多图案光罩可以允许既使用相移图案又使用修整图案来对材料层进行更快的曝光。单个光罩上的图案的布局可以是简单的(每样都是一个)或更复杂的(多个相位图案；多个二元图案；一维；两维；等等)。可以通过例如，将掩模上相移图案的数量与修整图案的数量的比率设置为等于配量比率1.0∶r，以对每个图案使用恒定的曝光配量，来实现用于要被曝光的层的配量比率r。在这个示例中，曝光配量是在对相移图案和修整图案的曝光之间不改变的另一个参数。按照本专利技术提供了用于制造集成电路的方法，包括在半导体晶片上形成保护层，向包括辐射源以及具有相移图案和修整图案的光罩的步进机系统移动晶片；将晶片和光罩定位以对光罩中的相移图案曝光；使用步进机设置通过相移图案向晶片施加一定配量的辐射，所述步进机设置包括一组光学参数，所述光学参数包括数值孔径(N.A.)、光的波长(λ)、相干性(例如由部分相干性σ衡量)、照明配置(单点光源、偶极子辐射源、四极子源、环状源)、照明轴和散焦；将晶片和光罩定位以对光罩中的修整图案曝光；使用步进机设置通过修整图案来向晶片施加一定配量的辐射，所述步进机设置包括用于修整曝光的所述一组参数，其中所述一组的参数的所有或一些成员与用于相移曝光的那些基本相同。相移和修整图案可以以任何顺序被曝光，这导致使用两者对晶片上的印模曝光，并且接收用于相移图案和修整图案的适当配量的辐射。在对所述两种图案曝光之后，将晶片从步进机移走，并且所述晶片可用于后续的步骤以完成集成电路。然后，步进机可用于生产线上的下一个晶片。在一个实施例中，所有的所述步进机设置在下述意义上是相同的，即在不改变步进机设置的意义上，或在其它的实施例中，在相移和修整曝光之间，不改变涉及改变或移动光学器件的参数的设置，例如孔径光阑设置或透镜位置。在一些实施例中，一个光罩携带相移图案，另一个携带修整图案，并且对光罩和晶片定位的步骤包括选择适当的光罩。在一些实施例中，在对两个图案曝光之后，将光刻胶显影，所显影的光刻胶的所得图案用于形成晶片上的多晶硅层，包括其上形成的电路元件。这样的元件包括晶体管栅极、互连结构等。按照本专利技术的实施例产生的所得IC由于使用相移而可以包括大量的子波长图形，并且那些图形由于所获得的高质量能量本文档来自技高网...

【技术保护点】
一种用于在集成电路（ＩＣ）中制造材料层的方法，所述层包括图案，所述层由布局数据刻画，所述方法包括：　　　　分析所述布局数据以确定是否要使用相移图案来刻画所述图案的实质部分；以及　　　　响应所述分析，配置光刻曝光系统以具有一组一个或多个控制曝光特性的光学参数的设置，以便对用于刻画材料层的至少第一掩模图案和第二掩模图案进行曝光，以便使用所述设置对每个掩模图案曝光，其中第一掩模图案包括交替的孔径相移图案，并且其中第二掩模图案包括修整图案。

【技术特征摘要】
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【专利技术属性】
技术研发人员：克里斯托夫皮拉特，米歇尔L科特，
申请(专利权)人：数字技术公司，
类型：发明
国别省市：US[美国]