具有隔离像素的像素阵列制造技术

本申请涉及具有隔离像素的像素阵列。一种像素阵列包含半导体衬底、多个隔离层段和多个光电二极管。所述多个隔离层段中的每一个在第一方向上延伸穿过所述半导体衬底。所述多个隔离层段中的每一个在垂直于所述第一方向的平面中围封所述半导体衬底的一部分。所述多个隔离层段形成限定所述半导体衬底的多个隔离区段的网格。所述半导体衬底的所述多个隔离区段包含所述半导体衬底的所述部分。所述光电二极管中的每一个形成于所述半导体衬底的所述多个隔离区段中的相应一个区段中。个隔离区段中的相应一个区段中。个隔离区段中的相应一个区段中。

【技术实现步骤摘要】
具有隔离像素的像素阵列


[0001]本专利技术大体上涉及像素阵列，且更具体来说，涉及具有隔离像素的光电二极管像素阵列。

技术介绍

[0002]图像传感器包含具有光电二极管的像素阵列。光电二极管在与光接触时可以得到电荷。所得到的电荷可以扩散到像素阵列的其它区域，这种效应被称为晕染。随着像素阵列变得越来越小，晕染可能会变得越来越成问题。

技术实现思路

[0003]本公开的一个方面提供一种像素阵列，其中所述像素阵列包括：半导体衬底；多个隔离层段，其中所述多个隔离层段中的每一个在第一方向上延伸穿过所述半导体衬底，其中所述多个隔离层段中的每一个在垂直于所述第一方向的平面中围封所述半导体衬底的一部分，其中所述多个隔离层段形成限定所述半导体衬底的多个隔离区段的网格，其中所述半导体衬底的所述多个隔离区段包含所述半导体衬底的所述部分；以及多个光电二极管，其中所述光电二极管中的每一个形成于所述半导体衬底的所述多个隔离区段中的相应一个区段中。
[0004]本公开的另一方面提供一种制造像素阵列的方法，其中所述方法包括：在衬底材料上形成掩模图案；使用深沟槽蚀刻技术蚀刻所述衬底材料以在所述衬底材料中形成沟槽；将隔离层沉积在所述衬底材料中的所述沟槽中；蚀刻所述隔离层以形成限定网格的隔离层段；在所述沟槽中生长衬底材料以填充所述沟槽；去除包含所述掩模图案的材料；以及在所述衬底材料中所述隔离层段之间形成光电二极管。
附图说明
[0005]参考以下各图描述本专利技术的非限制性且非详尽性实施例，其中除非另外指定，否则类似参考标号在各图中始终指代类似部分。
[0006]图1A-1B示出了根据本专利技术的教示在形成具有隔离光电二极管的像素阵列的不同步骤具有隔离光电二极管的像素阵列的俯视图的实例。
[0007]图2A-2H示出了根据本专利技术的教示在形成具有隔离光电二极管的像素阵列的不同步骤具有隔离光电二极管的像素阵列的截面视图的实例。
[0008]图3是示出了根据本专利技术的教示带具有隔离光电二极管的像素阵列的成像系统的一个实例的图。
[0009]图4是示出了根据本专利技术的教示制造具有隔离光电二极管的像素阵列的一个实例的处理步骤的流程图。
[0010]在附图的若干视图中，对应的参考标号指示对应的部分。本领域技术人员将了解，图中的元件仅为简单及清晰起见而进行说明，但不一定按比例绘制。举例来说，图中的一些
元件的尺寸可能相对于其它元件放大以有助于改进对本专利技术的各种实施例的理解。并且，通常未描绘在商业可行的实施例中有用或必需的常见但众所周知的元件，以便呈现本专利技术的这些各种实施例的遮挡较少的视图。
具体实施方式
[0011]本文中公开了若干实例，所述实例是针对具有隔离像素的像素阵列，以及用于使用牺牲替换层制造具有隔离像素的像素阵列的方法。在以下描述中，陈述众多具体细节以提供对实例的透彻描述。然而，相关领域的技术人员将认识到，可在没有具体细节中的一或多个的情况下或利用其它方法、组件、材料等来实践本文中所描述的技术。在其它情况下，未展示或详细描述众所周知的结构、材料或操作以免使某些方面混淆。
[0012]在本说明书通篇中参考“一个实例”或“一个实施例”意味着结合实例描述的特定特征、结构或特性包含于本专利技术的至少一个实例中。因此，贯穿本说明书在不同位置中出现短语“在一个实例中”或“在一个实施例中”未必都是指相同实例。此外，所述特定特征、结构或特性可在一或多个实例中以任何合适的方式组合。
[0013]贯穿本说明书，使用若干技术术语。除非本文中特别定义，或其使用情境将明显另外表明，否则这些术语将采用其在其所出现的领域中的普通含义。应注意，元件名称和符号在本文中可互换使用(例如Si对硅)；然而，两者具有相同含义。
[0014]具有良好的光电二极管隔离的像素阵列能够使安置于彩色滤光片阵列下方的光电二极管更精确。隔离像素阵列中的各个光电二极管的侧壁能够使具有隔离光电二极管的像素阵列具有良好的光电二极管隔离。然而，由标准光刻方法形成的侧壁可能会占用大量空间并降低具有隔离光电二极管的像素阵列的占用密度。
[0015]图1A-1B示出了根据本专利技术的教示在形成具有隔离光电二极管120的像素阵列100的不同步骤具有隔离光电二极管120的像素阵列100的俯视图的实例。
[0016]图1A示出了包含衬底材料105、隔离衬底材料区域110和隔离层段115的像素阵列100。隔离衬底材料区域110是由隔离层段115限定。换而言之，隔离层段115在第一平面中环绕隔离衬底材料区域110。每个隔离衬底材料区域110可具有准四边形形状。由隔离层段115提供的隔离可以是不与衬底材料105的其它部分直接接触的隔离，也可以是由于隔离层段115的高绝缘特性而实现的电隔离。隔离层段115还限定一种网格。网格在隔离区段130的阵列中限定衬底材料105的多个隔离区段130。衬底材料105的隔离区段包含隔离衬底材料区域110。
[0017]在隔离区段130的阵列周边的一些隔离区段130可能不具有在隔离区段130的阵列外侧隔离所述隔离区段130的隔离层段115。在一些实例中，尤其是在大像素阵列中，最外隔离层区段130可被用作冗余虚拟像素。在其它实例中，可以在隔离区段130的阵列周边形成额外隔离层(图中未示)以隔离所述隔离层段130。
[0018]图1B示出了除了光电二极管120形成于衬底材料105中之外类似于图1A的像素阵列100的像素阵列100。每个光电二极管120形成于衬底材料105的隔离区段130中的一个中。图1B示出了衬底材料105的隔离区段130布置成棋盘图案的5x5像素阵列。然而，像素阵列可以是任何大小或尺寸，且衬底材料105的隔离区段130可以布置成任何形状或图案。每个隔离光电二极管120可以是像素阵列100中的一个像素。
[0019]图2A-2H示出了根据本专利技术的教示在形成具有隔离光电二极管260的像素阵列的不同步骤具有隔离光电二极管260的像素阵列的截面视图的实例。
[0020]图2A示出了衬底材料210，其中掩模图案220形成于衬底材料210上。衬底材料210可以是半导体材料，例如硅。掩模图案220可以是硬掩模。掩模图案220可以棋盘网格的形式形成于衬底材料210上。
[0021]图2B示出了从衬底材料210中去除了沟槽230的图2A的装置。沟槽230可以使用掩模图案220通过深沟槽隔离蚀刻工艺去除。因此，沟槽230可以在掩模图案220的若干段之间去除。
[0022]图2C示出了隔离层240形成于沟槽230中的图2B的装置。隔离层240可以通过原子层沉积形成，也可以形成于掩模图案220上。隔离层240可包括氧化物材料层和/或聚合物材料层，例如，氧化物-聚合物-氧化物原子层沉积图案，其中氧化物材料层和聚合物材料层是以交替层的方式沉积。隔离层240对电流的电阻可以比衬底材料210更大。
[0023]图2D示出了从沟槽230的底部去除隔离层240，将隔离层段245留在沟槽2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种像素阵列，其包括：半导体衬底；多个隔离层段，其中所述多个隔离层段中的每一个在第一方向上延伸穿过所述半导体衬底，其中所述多个隔离层段中的每一个在垂直于所述第一方向的平面中围封所述半导体衬底的一部分，其中所述多个隔离层段形成限定所述半导体衬底的多个隔离区段的网格，其中所述半导体衬底的所述多个隔离区段包含所述半导体衬底的所述部分；以及多个光电二极管，其中所述光电二极管中的每一个形成于所述半导体衬底的所述多个隔离区段中的相应一个区段中。2.根据权利要求1所述的像素阵列，其中所述半导体衬底的所述多个隔离区段中的每一个具有准四边形形状。3.根据权利要求2所述的像素阵列，其中所述半导体衬底的所述多个隔离区段布置成棋盘图案。4.根据权利要求1所述的像素阵列，其中所述多个隔离层段中的每一个在所述第一方向上完全延伸穿过所述半导体衬底达所述半导体衬底的整个高度。5.根据权利要求1所述的像素阵列，其中所述多个隔离层段包含氧化物材料。6.根据权利要求5所述的像素阵列，其中所述多个隔离层段还包含聚合物材料。7.根据权利要求1所述的像素阵列，其中所述多个隔离层段包含交替的氧化物材料层和聚合物材料层。8.一种制造像素阵列的方法，其包括：在衬底材料上形成掩模图案；使用深沟槽蚀刻技术蚀刻所述衬底材料以在所述衬底材料中形成沟槽；将隔离层沉积在所述衬底材料中的所述沟槽中；蚀刻所述隔离层以形成限定网格的...

【专利技术属性】
技术研发人员：王勤，陈刚，
申请(专利权)人：豪威科技股份有限公司，
类型：发明
国别省市：