【技术实现步骤摘要】
本公开大体上涉及图像传感器，且特定来说但非排他地，涉及一种用于图像传感器中的算术逻辑单元。
技术介绍
1、图像传感器已变得无处不在且现广泛用于数码相机、手机、安全摄像头以及医学、汽车及其它应用中。随着图像传感器集成到更广泛电子装置中，期望通过装置架构设计以及图像获取处理两者来以尽可能多的方式(例如分辨率、功耗、动态范围等)增强其功能性、性能指标及类似者。
2、典型图像传感器响应于来自外部场景的图像光入射于图像传感器上而操作。图像传感器包含具有吸收入射图像光的一部分且在吸收图像光之后产生图像电荷的光敏元件(例如光电二极管)的像素阵列。由像素光生的图像电荷可经测量为列位线上的模拟输出图像信号，其随入射图像光而变化。换句话说，所产生的图像电荷量与图像光的强度成比例，其被读出为来自列位线的模拟图像信号且转换成数字值以提供表示外部场景的信息。
技术实现思路
1、本公开的实施例提供一种算术逻辑单元(alu)，其包括：前端锁存器级，其耦合到格雷码(gc)产生器以响应于比较器输出而锁存所述gc产生器的gc输出；信号锁存器级，其经耦合以响应于信号锁存器启用信号而锁存所述前端锁存器级的输出；gc到二进制级，其经耦合以产生锁存于所述信号锁存器级中的所述gc输出的二进制表示；加法器级，其包含第一输入及第二输入，其中所述加法器级的所述第一输入经耦合以接收所述gc到二进制级的输出，其中所述加法器级的输出响应于所述加法器级的所述第一输入及所述第二输入而产生；加法器输入锁存器级，其经耦合以锁存所述gc
2、本公开的另一实施例提供一种成像系统，其包括：像素阵列，其包含布置成行及列的多个像素电路，其中所述多个像素电路中的每一者经耦合以响应于入射光而产生模拟图像数据信号；控制电路系统，其耦合到所述像素阵列以控制所述像素阵列的操作；及读出电路，其通过多个列位线耦合到所述像素阵列，其中所述读出电路包括：多个比较器，其中所述多个比较器中的每一者经耦合以接收斜坡信号，其中所述多个比较器中的每一者进一步耦合到多个列位线中的相应者以接收相应模拟图像数据信号，其中所述多个比较器中的每一者经耦合以响应于所述相应模拟图像数据信号与所述斜坡信号的比较而产生相应比较器输出；格雷码(gc)产生器，其经耦合以产生gc输出；及多个算术逻辑单元(alu)，其中所述多个alu中的每一者经耦合以接收所述gc输出，其中所述多个alu中的每一者进一步耦合到所述多个比较器中的相应者以接收所述相应比较器输出，其中所述多个alu中的每一者包括：前端锁存器级，其耦合到所述gc产生器以响应于所述相应比较器输出而锁存所述gc产生器的gc输出；信号锁存器级，其经耦合以响应于信号锁存器启用信号而锁存所述前端锁存器级的输出；gc到二进制级，其经耦合以产生锁存于所述信号锁存器级中的所述gc输出的二进制表示；加法器级，其包含第一输入及第二输入，其中所述加法器级的所述第一输入经耦合以接收所述gc到二进制级的输出，其中所述加法器级的输出响应于所述加法器级的所述第一输入及所述第二输入而产生；加法器输入锁存器级，其经耦合以锁存所述gc到二进制级的输出，其中所述加法器输入锁存器级包括：第一加法器输入锁存器，其经配置以响应于第一加法器输入锁存器启用信号而锁存所述gc到二进制级的所述输出；及第二加法器输入锁存器，其经配置以响应于第二加法器输入锁存器启用信号而锁存所述gc到二进制级的所述输出；及加法器输入多路复用器级，其中所述加法器输入多路复用器级的第一输入经耦合以接收所述第一加法器输入锁存器的输出，其中所述加法器输入多路复用器级的第二输入经耦合以接收所述第二加法器输入锁存器的输出，其中所述加法器级的所述第二输入经耦合以接收所述加法器输入多路复用器级的输出。
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1.一种算术逻辑单元ALU，其包括：
2.根据权利要求1所述的ALU，其进一步包括耦合到所述比较器输出以响应于对来自像素阵列的信号进行的模/数ADC操作而产生前端锁存器启用信号的脉冲产生器，其中所述前端锁存器级经耦合以响应于所述前端锁存器启用信号而锁存所述GC产生器的所述GC输出。
3.根据权利要求2所述的ALU，其进一步包括经耦合以锁存所述加法器级的输出的数据锁存器级，其中所述数据锁存器级包括：
4.根据权利要求3所述的ALU，其中所述数据锁存器级包括每12个第三数据锁存器的3个第一数据锁存器及3个第二数据锁存器。
5.根据权利要求3所述的ALU，其中所述数据锁存器级进一步包括经配置以响应于第四数据锁存器启用信号而锁存来自所述加法器级的所述输出的第二加总数据信号的第四数据锁存器。
6.根据权利要求5所述的ALU，其中所述数据锁存器级包括每12个第三数据锁存器或每12个第四数据锁存器的3个第一数据锁存器或3个第二数据锁存器。
7.根据权利要求5所述的ALU，其中所述数据锁存器级包括每12个第三数据锁存器及每1
8.根据权利要求3所述的ALU，其中所述ADC操作是包含第一ADC操作的ADC操作序列中的一者，其中在所述第一ADC操作之后，黑信号经耦合以锁存于所述信号锁存器级中且锁存于所述加法器输入锁存器级的所述第一加法器输入锁存器中。
9.根据权利要求8所述的ALU，其中所述ADC操作序列进一步包含在所述第一ADC操作之后发生的第二ADC操作，其中在所述第二ADC操作之后：
10.根据权利要求9所述的ALU，其中所述ADC操作序列进一步包含在所述第二ADC操作之后发生的第三ADC操作，其中在所述第三ADC操作之后：
11.根据权利要求10所述的ALU，其中在所述CDS右信号锁存于所述数据锁存器级的所述第二数据锁存器中之后：
12.根据权利要求3所述的ALU，其中所述ALU进一步包括反馈多路复用器级，其中所述反馈多路复用器级包括：
13.根据权利要求12所述的ALU，其中所述ADC操作是包含第一ADC操作的ADC操作序列中的一者，其中在所述第一ADC操作之后，左黑信号经耦合以锁存于所述信号锁存器级中且通过所述反馈多路复用器级的所述第一反馈多路复用器的所述第一输入来锁存于所述加法器输入锁存器级的所述第一加法器输入锁存器中。
14.根据权利要求13所述的ALU，其中所述ADC操作序列进一步包含在所述第一ADC操作之后发生的第二ADC操作，其中在所述第二ADC操作之后：
15.根据权利要求14所述的ALU，其中所述ADC操作序列进一步包含在所述第二ADC操作之后发生的第三ADC操作，其中在所述第三ADC操作之后：
16.根据权利要求15所述的ALU，其中在所述右黑-CDS左差信号经耦合以锁存于所述加法器输入锁存器级的所述第一加法器输入锁存器中之后，所述右黑信号经耦合以通过所述反馈多路复用器级的所述第二反馈多路复用器的所述第一输入来锁存于所述加法器输入锁存器级的所述第二加法器输入锁存器中。
17.根据权利要求16所述的ALU，其中所述ADC操作序列进一步包含在所述右黑信号经耦合以锁存于所述加法器输入锁存器级的所述第二加法器输入锁存器中之后发生的第四ADC操作，其中在所述第四ADC操作之后：
18.根据权利要求17所述的ALU，其中在所述CDS左-右信号锁存于所述数据锁存器级的所述第三数据锁存器中之后：
19.根据权利要求5所述的ALU，其中所述加法器输入锁存器级进一步包括经配置以响应于第三加法器输入锁存器启用信号而锁存所述GC到二进制级的所述输出的第三加法器输入锁存器，其中所述加法器输入多路复用器级的第三输入经耦合以接收所述第三加法器输入锁存器的输出。
20.根据权利要求19所述的ALU，其中所述ADC操作是包含第一ADC操作的ADC操作序列中的一者，其中在所述第一ADC操作之后，低转换增益LCG黑信号经耦合以锁存于所述信号锁存器级中且锁存于所述加法器输入锁存器级的所述第一加法器输入锁存器中。
21.根据权利要求20所述的ALU，其中所述ADC操作序列进一步包含在所述第一ADC操作之后发生的第二ADC操作，其中在所述第二ADC操作之后，高转换增益HCG黑信号经耦合以锁存于所述信号锁存器级中且锁存于所述加法器输入锁存器级的所述第二加法器输入锁存器中。
22.根据权利要求21所述的ALU，其中所述ADC操作序列进一步包含在所述第二A...
【技术特征摘要】
1.一种算术逻辑单元alu，其包括：
2.根据权利要求1所述的alu，其进一步包括耦合到所述比较器输出以响应于对来自像素阵列的信号进行的模/数adc操作而产生前端锁存器启用信号的脉冲产生器，其中所述前端锁存器级经耦合以响应于所述前端锁存器启用信号而锁存所述gc产生器的所述gc输出。
3.根据权利要求2所述的alu，其进一步包括经耦合以锁存所述加法器级的输出的数据锁存器级，其中所述数据锁存器级包括：
4.根据权利要求3所述的alu，其中所述数据锁存器级包括每12个第三数据锁存器的3个第一数据锁存器及3个第二数据锁存器。
5.根据权利要求3所述的alu，其中所述数据锁存器级进一步包括经配置以响应于第四数据锁存器启用信号而锁存来自所述加法器级的所述输出的第二加总数据信号的第四数据锁存器。
6.根据权利要求5所述的alu，其中所述数据锁存器级包括每12个第三数据锁存器或每12个第四数据锁存器的3个第一数据锁存器或3个第二数据锁存器。
7.根据权利要求5所述的alu，其中所述数据锁存器级包括每12个第三数据锁存器及每12个第四数据锁存器的3个第一数据锁存器及3个第二数据锁存器。
8.根据权利要求3所述的alu，其中所述adc操作是包含第一adc操作的adc操作序列中的一者，其中在所述第一adc操作之后，黑信号经耦合以锁存于所述信号锁存器级中且锁存于所述加法器输入锁存器级的所述第一加法器输入锁存器中。
9.根据权利要求8所述的alu，其中所述adc操作序列进一步包含在所述第一adc操作之后发生的第二adc操作，其中在所述第二adc操作之后：
10.根据权利要求9所述的alu，其中所述adc操作序列进一步包含在所述第二adc操作之后发生的第三adc操作，其中在所述第三adc操作之后：
11.根据权利要求10所述的alu，其中在所述cds右信号锁存于所述数据锁存器级的所述第二数据锁存器中之后：
12.根据权利要求3所述的alu，其中所述alu进一步包括反馈多路复用器级，其中所述反馈多路复用器级包括：
13.根据权利要求12所述的alu，其中所述adc操作是包含第一adc操作的adc操作序列中的一者，其中在所述第一adc操作之后，左黑信号经耦合以锁存于所述信号锁存器级中且通过所述反馈多路复用器级的所述第一反馈多路复用器的所述第一输入来锁存于所述加法器输入锁存器级的所述第一加法器输入锁存器中。
14.根据权利要求13所述的alu，其中所述adc操作序列进一步包含在所述第一adc操作之后发生的第二adc操作，其中在所述第二adc操作之后：
15.根据权利要求14所述的alu，其中所述adc操作序列进一步包含在所述第二adc操作之后发生的第三adc操作，其中在所述第三adc操作之后：
16.根据权利要求15所述的alu，其中在所述右黑-cds左差信号经耦合以锁存于所述加法器输入锁存器级的所述第一加法器输入锁存器中之后，所述右黑信号经耦合以通过所述反馈多路复用器级的所述第二反馈多路复用器的所述第一输入来锁存于所述加法器输入锁存器级的所述第二加法器输入锁存器中。
17.根据权利要求16所述的alu，其中所述adc操作序列进一步包含在所述右黑信号经耦合以锁存于所述加法器输入锁存器级的所述第二加法器输入锁存器中之后发生的第四adc操作，其中在所述第四adc操作之后：
18.根据权利要求17所述的alu，其中在所述cds左-右信号锁存于所述数据锁存器级的所述第三数据锁存器中之后：
19.根据权利要求5所述的alu，其中所述加法器输入锁存器级进一步包括经配置以响应于第三加法器输入锁存器启用信号而锁存所述gc到二进制级的所述输出的第三加法器输入锁存器，其中所述加法器输入多路复用器级的第三输入经耦合以接收所述第三加法器输入锁存器的输出。
20.根据权利要求19所述的alu，其中所述adc操作是包含第一adc操作的adc操作序列中的一者，其中在所述第一adc操作之后，低转换增益lcg黑信号经耦合以锁存于所述信号锁存器级中且锁存于所述加法器输入锁存器级的所述第一加法器输入锁存器中。
21.根据权利要求20所述的alu，其中所述adc操作序列进一步包含在所述第一adc操作之后发生的第二adc操作，其中在所述第二adc操作之后，高转换增益hcg黑信号经耦合以锁存于所述信号锁存器级中且锁存于所述加法器输入锁存器级的所述第二加法器输入锁存器中。
22.根据权利要求21所述的alu，其中所述adc操作序列进一步包含在所述第二adc操作之后发生的第三adc操作，其中在所述第三adc操作之后：
23.根据权利要求22所述的alu，其中所述adc操作序列进一步包含在所述第三adc操作之后发生的第四adc操作，其中在所述第四adc操作之后：
24.根据权利要求23所述的alu，其中在所述hcg cds右信号锁存于所述数据锁存器级的所述第二数据锁存器中之后：
25.根据权利要求24所述的alu，其中在所述hcg cds左-右信号锁存于所述数据锁存器级的所述第三数据锁存器中之后：
26.一种成像系统，其包括：
27.根据权利要求26所述的成像系统，其进一步包括耦合到所述读出电路以存储从所述像素阵列...
【专利技术属性】
技术研发人员：王睿，
申请(专利权)人：豪威科技股份有限公司，
类型：发明
国别省市：
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