一种基于MLVDS总线的数据采集系统技术方案

本实用新型专利技术涉及一种基于MLVDS总线的数据采集系统，包括控制器、主模块和多个从模块，所述控制器与主模块通信，所述的主模块与多个从模块通过多对MLVDS总线连接，所述多对MLVDS总线包括一对同步时钟总线、一对通信时钟总线、一对控制总线和至少一对数据总线。与现有技术相比，可以保证各从模块保持时钟同步，可以提高发送时钟的频率，从而增大数据的吞吐量，同时可更加灵活地配置主从模块的类型和数量。时可更加灵活地配置主从模块的类型和数量。时可更加灵活地配置主从模块的类型和数量。

【技术实现步骤摘要】
一种基于MLVDS总线的数据采集系统


[0001]本技术涉及数据采集领域，尤其是涉及一种基于MLVDS总线的数据采集系统。

技术介绍

[0002]现有的数据采集系统主要包括两种方式，方式1如图4所示，此方式为典型的总线型连接，每个模块有独立位移的地址，通过485总线连接一个主模块和多个从模块，从模块为采集单元，主模块通过485总线收集各个从模块的采集数据，主模块通过485广播实现从模块之间的同步。
[0003]方式2如图5所示，此方式为典型的集中式连接方案，多个从模块单独连接主模块上的FPGA。
[0004]方式1的缺陷主要在于模块之间的同步精度不高，还有就是485总线的传输速度不高，一般不会超过10M；方式2缺陷在于模块的配置不够灵活，因为设计之初模块的种类和数量都被限定了。

技术实现思路

[0005]本技术的目的就是为了克服上述现有技术存在的缺陷而提供一种基于MLVDS总线的数据采集系统。
[0006]本技术的目的可以通过以下技术方案来实现：
[0007]一种基于MLVDS总线的数据采集系统，包括控制器、主模块和多个从模块，所述控制器与主模块通信，所述的主模块与多个从模块通过多对MLVDS总线连接，所述多对MLVDS总线包括一对同步时钟总线、一对通信时钟总线、一对控制总线和至少一对数据总线。
[0008]所述的主模块包括依次连接的通信单元、微处理器、主模块FPGA和主模块MLVDS收发器，主模块MLVDS收发器连接所述多对MLVDS总线，所述通信单元与控制器通信。
[0009]所述通信单元为以太网接入单元。
[0010]所述的主模块MLVDS收发器为SN65MLVD207收发器。
[0011]所述的微处理器为MPC860TZQ80D4微处理器。
[0012]所述的从模块包括依次连接的模拟电路、模/数转换器、从模块FPGA和从模块MLVDS收发器，所述模拟电路处理从模块采集的模拟信号，所述从模块MLVDS收发器连接所述多对MLVDS总线。
[0013]所述的从模块MLVDS收发器为SN65MLVD207收发器。
[0014]所述的模拟电路包括相互连接的滤波器和放大器，所述放大器连接模/数转换器。
[0015]所述的MLVDS总线的数量为7对，所述数据总线为4对。
[0016]所述的控制器为计算机。
[0017]与现有技术相比，本技术具有以下优点：
[0018]多对MLVDS总线包括一对同步时钟总线、一对通信时钟总线、一对控制总线和至少一对数据总线，主模块通过同步时钟总线使各从模块保持时钟同步，各模块通过通信时钟
总线、控制总线和数据总线使通信时钟信号、控制信号和数据信号同时发布，可以保证上述三种信号飞行时间延迟一致，可以提高发送时钟的频率，从而增大数据的吞吐量，同时可更加灵活地配置主从模块的类型和数量。
附图说明
[0019]图1为本技术的结构示意图；
[0020]图2为本技术的主模块结构示意图；
[0021]图3为本技术的从模块结构示意图；
[0022]图4为传统方式1结构示意图；
[0023]图5为传统方式2结构示意图。
具体实施方式
[0024]下面结合附图和具体实施例对本技术进行详细说明。本实施例以本技术技术方案为前提进行实施，给出了详细的实施方式和具体的操作过程，但本技术的保护范围不限于下述的实施例。
[0025]实施例
[0026]本实施例提供一种基于MLVDS总线的一主多从的多节点数据采集系统，采用MLVDS收发器(多点低电压差分信号传输收发器)作为总线传输的物理层，采用FPGA实现收发的mac层(物理层)控制。
[0027]数据采集系统包括控制器、主模块和多个从模块，控制器与主模块通信，主模块与多个从模块通过多对MLVDS总线连接，多对MLVDS总线包括一对同步时钟总线、一对通信时钟总线、一对控制总线和至少一对数据总线。
[0028]具体而言：
[0029]主模块包括依次连接的通信单元、微处理器、主模块FPGA和主模块MLVDS收发器，主模块MLVDS收发器连接多对MLVDS总线，通信单元与控制器通信；从模块包括依次连接的模拟电路、模/数转换器、从模块FPGA和从模块MLVDS收发器，模拟电路处理从模块采集的模拟信号，从模块MLVDS收发器连接多对MLVDS总线，主模块以总线实现对各个从模块的数据采集和时钟同步控制，以及指令下发。
[0030]通信单元为以太网接入单元，主模块MLVDS收发器为SN65MLVD207收发器，微处理器为MPC860TZQ80D4微处理器，从模块MLVDS收发器为SN65MLVD207收发器，模拟电路包括相互连接的滤波器和放大器，所述放大器连接模/数转换器。本实施例中，MLVDS总线的数量为7对，数据总线为4对。
[0031]结合附图：如图1所示，其中差分对1为同步时钟总线，差分对2为通信时钟总线，差分对3为控制总线差分对4-7为数据总线。
[0032]其中同步时钟总线采用25M，通信时钟总线采用50M，同步时钟信号由主模块发送，多个从模块接收，从模块从同步时钟总线获得25M同步时钟信号，从模块对25M的同步时钟信号做64bit时钟计数器，并且主模块发送使得所有从模块的64bit时钟计数器保持一致，这样的同步方案可以保证从模块之间的64bit时钟计数器误差在一个同步时钟之内。
[0033]通信时钟信号、控制信号和数据信号由发送者同时发送，由于通信时钟信号、控制
信号和数据信号由同一发送者同时发送，经过总线到达接收者，可以保证信号飞行时间延迟一致，可以提高发送时钟的频率，从而增大数据的吞吐量。
[0034]通信时钟信号、控制信号和数据信号共同组成通信帧，其中控制信号和数据信号均参考通信时钟信号，通信时钟信号的上升沿采集控制信号和数据信号，其中控制信号的作用用于识别通信帧的头尾，控制信号包含8bit的可定义帧头或者帧尾，比如帧头10101010，帧尾11011101。
[0035]数据信号包括数据头、有效负载和校验位部分，数据头包括源地址、目标地址、帧长度和帧类型，有效负载包含数据信号的有效内容，校验位为上述数据的校验。
[0036]使用方法：
[0037]主模块通过同步时钟总线发送信号分为同步时钟信号和采集同步信号，主模块的通信帧为数据查询信号，从模块发送的通信帧分为数据帧和无数据响应帧，主模块发送同步时钟信号至所有的从模块，实现所有从模块的计数器同步，主模块通过采集同步信号广播至所有模块，触发从模块ADC(模/数转换器)的采样开始时刻，ADC的采集时刻以从模块的计数器时刻和ADC采样开始时刻为参照，以25M时钟为例，如果采样率为100K，如果采样始时刻为t0，采样时间为t0、t0+250、t0+250
×
2、t0+250
...

【技术保护点】

【技术特征摘要】
1.一种基于MLVDS总线的数据采集系统，包括控制器、主模块和多个从模块，所述控制器与主模块通信，其特征在于，所述的主模块与多个从模块通过多对MLVDS总线连接，所述多对MLVDS总线包括一对同步时钟总线、一对通信时钟总线、一对控制总线和至少一对数据总线。2.根据权利要求1所述的一种基于MLVDS总线的数据采集系统，其特征在于，所述的主模块包括依次连接的通信单元、微处理器、主模块FPGA和主模块MLVDS收发器，主模块MLVDS收发器连接所述多对MLVDS总线，所述通信单元与控制器通信。3.根据权利要求2所述的一种基于MLVDS总线的数据采集系统，其特征在于，所述通信单元为以太网接入单元。4.根据权利要求2所述的一种基于MLVDS总线的数据采集系统，其特征在于，所述的主模块MLVDS收发器为SN65MLVD207收发器。5.根据权利要求2所述的一种基于MLVDS总线的数据采集系统，其特征在于，所述的微处理...

【专利技术属性】
技术研发人员：许发伟，
申请(专利权)人：上海鸣志自动控制设备有限公司，
类型：新型
国别省市：