一种用于PUF芯片的动态可编程仲裁器的电路结构制造技术

本发明专利技术公开了一种用于PUF芯片的动态可编程仲裁器的电路结构，该电路结构包括：SR锁存器，一级调节电路和二级调节电路，其中一级调节电路包括多个NMOS管；二级调节电路由多个NMOS管对组成，SR锁存器，一级调节电路和二级调节电路通过晶体管各引脚相互连接。本发明专利技术公开的用于PUF芯片的动态可编程仲裁器的电路结构，可用于设计激励响应特性可调的仲裁器PUF芯片，将PUF芯片用作真随机数发生器和芯片ID的两种功能集成在同一块芯片上，实现了PUF芯片的一芯两用，提高了芯片硬件资源的利用效率，降低了制造成本，具有广阔的应用前景。具有广阔的应用前景。具有广阔的应用前景。

【技术实现步骤摘要】
一种用于PUF芯片的动态可编程仲裁器的电路结构


[0001]本专利技术属于硬件安全防护领域，具体涉及一种用于PUF芯片的动态可编程仲裁器的电路结构。

技术介绍

[0002]PUF(物理不可克隆函数，Physical Unclonable Function)是一种新兴的硬件安全防护技术，该技术主要利用的是芯片制造过程中随机掺杂涨落和线边沿粗糙程度等不可控的工艺偏差，产生随机电学特性偏差，之后将电学特性偏差转换为数字信号，从而实现将一组激励信号映射为另一组唯一的、不可预测的响应信号。目前有很多种PUF技术的实现方法，如基于存储器的存储特性实现的SRAM PUF和DRAM PUF方法，基于数字电路的信号延迟特性实现的仲裁器PUF和环形振荡器PUF方法。
[0003]其中，仲裁器PUF是一种常见的PUF电路结构，主要包括延时电路和仲裁器电路，如附图1所示。仲裁器PUF的基本原理是：同一个上升沿信号，通过两条完全对称的传输路径时，由于随机工艺偏差的存在，两条路径的上升沿信号传输快慢会有差别。仲裁器根据两个上升沿信号到达的顺序来判决输出，比如上面路径的上升沿信号先到达，则仲裁器判决输出结构为高电平，反之，仲裁器判决输出结果为低电平。
[0004]根据应用场景的不同，仲裁器PUF在硬件安全领域主要有两种用途，其一是用作芯片ID，其二是用作真随机数发生器。用作芯片ID时，要求当环境因素发生一定变化，多次施加同一激励，对应的PUF响应也要尽可能保持稳定；用作真随机数发生器时，要求当环境因素没有发生变化，并且多次施加的是同一激励，对应的PUF响应也是随机的。
[0005]针对不同应用场景，仲裁器PUF芯片的激励响应特性也有不同的要求，研究者们提出了很多专门的电路结构来提升PUF响应的稳定性或增强PUF响应的随机性，但是这些电路结构都只能实现单一功能，不能实现PUF响应特性的动态调节，即不能将芯片ID和真随机数发生器两种功能集成到同一块PUF芯片当中，这将导致芯片硬件资源的利用效率较低，制造成本也比较大。
[0006]因此，亟需一种用于PUF芯片的动态可编程仲裁器的电路结构，能够实现将芯片ID和真随机数发生器两种功能集中到一块PUF芯片上。

技术实现思路

[0007]有鉴于此，本专利技术提供一种用于PUF芯片的动态可编程仲裁器的电路结构，该电路结构应用于PUF芯片，可实现将芯片ID和真随机数发生器两种功能集成到同一块PUF芯片当中。
[0008]为达此目的，本专利技术采用以下技术方案：一种用于PUF芯片的动态可编程仲裁器的电路结构，所述电路结构包括：
[0009]SR锁存器，所述SR锁存器包括PMOS管I：PM0、PMOS管II：PM1、PMOS管III：PM2、PMOS管IV：PM3，NMOS管I：NM0、NMOS管II：NM1、NMOS管III：NM2和NMOS管IV：NM3；
[0010]一级调节电路，所述一级调节电路包括多个NMOS管；
[0011]二级调节电路，所述二级调节电路包括第一子调节电路和第二子调节电路，所述第一子调节电路和第二子调节电路均包括多个NMOS管对，每个NMOS管对均由两个NMOS管组成；所述第一子调节电路和第二子调节电路对称布置于一级调节电路两侧；
[0012]所述PM0的源极、PM1的源极、PM2的源极和PM3的源极均连接电源；
[0013]所述PM0的漏极、PM1的漏极、NM0的漏极、PM2的栅极和NM1的栅极电连接，形成第一节点a1；
[0014]所述PM1的栅极、NM0的栅极、PM2的漏极、PM3的漏极及NM1的漏极电连接，形成第二节点a2；
[0015]所述二级调节电路的每一个NMOS管对中的第一NMOS管的源极与该NMOS管对中的第二NMOS管的漏极连接；
[0016]所述PM0的栅极、NM2的栅极及第一子调节电路中每个NMOS管对的第一NMOS管的栅极电连接，形成第三节点a3；
[0017]所述NM0的源极、NM2的漏极、第一子调节电路中每个NMOS管对的第一NMOS管的漏极及一级调节电路中所有NMOS管的漏极电连接，形成第四节点a4；
[0018]所述PM3的栅极、NM3的栅极及第二子调节电路中每个NMOS管对的第一NMOS管的栅极电连接，形成第五节点a5；
[0019]所述NM1的源极、NM3的漏极、第二子调节电路中所有NMOS管对的第一NMOS管的漏极及一级调节电路中所有NMOS管的源极电连接，形成第一节点a6；
[0020]所述NM2的源极、NM3的源极、二级调节电路中的每个NMOS管对的第二NMOS管的源极均接地；
[0021]所述一级调节电路中所有NMOS管的栅极以及二级调节电路的所有NMOS管对的第二NMOS管的栅极均连接控制信号。
[0022]优选的，所述一级调节电路中所有NMOS管的栅极连接的控制信号为高电平；所述二级调节电路的每个NMOS管对的第二NMOS管的栅极连接的控制信号为低电平。
[0023]优选的，所述一级调节电路中所有NMOS管的栅极连接的控制信号为低电平；所述二级调节电路的所有第二NMOS管的栅极连接的控制信号为高电平。
[0024]优选的，所述二级调节电路数位第一子调节电路与第二子调节电路中的NMOS管对数量相同。
[0025]本专利技术有益效果是：采用本专利技术公开的用于PUF芯片的动态可编程仲裁器的电路结构，可以设计激励响应特性可调的仲裁器PUF芯片，从而将PUF芯片用作真随机数发生器和芯片ID的两种功能集成在同一块芯片上，因此，采用本专利技术公开的电路结构可以实现PUF芯片的一芯两用，提高了芯片硬件资源的利用效率，降低了制造成本。
附图说明
[0026]图1为现有技术中的仲裁器PUF电路结构示意图；
[0027]图2为本专利技术的用于PUF芯片的动态可编程仲裁器的电路结构示意图；
[0028]图3为二级调节电路设置为6对NMOS管的用于PUF芯片的动态可编程仲裁器的电路结构示意图；
[0029]图4为本专利技术所述的仲裁器电路在两种工作模式下的输出概率曲线图。
具体实施方式
[0030]本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本专利技术的原理，应被理解为本专利技术的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本专利技术公开的这些技术启示做出各种不脱离本专利技术实质的其它各种具体变形和组合，这些变形和组合仍然在本专利技术的保护范围内。
[0031]下面结合附图和具体实施例对本专利技术进行详细说明。
[0032]实施例1
[0033]如图2和图3所示的一种用于PUF芯片的动态可编程仲裁器的电路结构，其中二级调节电路的每个子调节电路均设置为3个NMOS管对，一级调节电路设置有4个NMOS管。
[0034]本实施例电路结构包括：SR锁存器，PMOS管I：PM0、PMOS管II：PM1、PMOS管III：PM2、PMOS管本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于PUF芯片的动态可编程仲裁器的电路结构，其特征在于，所述电路结构包括：SR锁存器，所述SR锁存器包括PMOS管I：PM0、PMOS管II：PM1、PMOS管III：PM2、PMOS管Ⅳ：PM3，NMOS管I：NM0、NMOS管II：NM1、NMOS管III：NM2和NMOS管Ⅳ：NM3；一级调节电路，所述一级调节电路包括多个NMOS管；二级调节电路，所述二级调节电路包括第一子调节电路和第二子调节电路，所述第一子调节电路和第二子调节电路均包括多个NMOS管对，每个NMOS管对均由两个NMOS管组成；所述第一子调节电路和第二子调节电路对称布置于一级调节电路两侧；所述PM0的源极、PM1的源极、PM2的源极和PM3的源极均连接电源；所述PM0的漏极、PM1的漏极、NM0的漏极、PM2的栅极和NM1的栅极电连接，形成第一节点a1；所述PM1的栅极、NM0的栅极、PM2的漏极、PM3的漏极及NM1的漏极电连接，形成第二节点a2；所述二级调节电路的每一个NMOS管对中的第一NMOS管的源极与该NMOS管对中的第二NMOS管的漏极连接；所述PM0的栅极、NM2的栅极、第一子调节电路中每一个NMOS管对的第一NMOS管的栅极电连接，形成第三节点a3；所述NM0的源极、NM2的漏极、第一子调节电路中每个NMOS管对的第一NMO...

【专利技术属性】
技术研发人员：张旭，代刚，辜科，辛杨立，彭勇，杨雪，刘坤，钟乐，
申请(专利权)人：中国工程物理研究院电子工程研究所，
类型：发明
国别省市：