一种防止FPGA程序泄密的方法、装置、FPGA及存储介质制造方法及图纸

本发明专利技术提供一种防止FPGA程序泄密的方法、装置、FPGA及存储介质，其中，所述方法包括：在FPGA上电后，读取所述FPGA的编码；读取嵌入当前运行程序FPGA编码库，将所述FPGA的编码与所述可执行程序的FPGA编码库的数据进行匹配；在匹配不一致时，对FPGA执行全局复位操作，以使得所述FPGA不能运行程序。可以避免通过复制程序的方式在多个FPGA上运行，即使程序被盗取，也不能正常运行。能够增强FPGA运行程序的安全性。性。性。

【技术实现步骤摘要】
一种防止FPGA程序泄密的方法、装置、FPGA及存储介质


[0001]本专利技术属于现场可编程门阵列
，尤其是涉及一种防止FPGA程序泄密的方法、装置、FPGA及存储介质。

技术介绍

[0002]FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
[0003]FPGA常用于高速的数据处理和接口构建等，在通信安全领域，特别是军事通信领域发挥着极大的作用。但是目前FPGA程序通常使用HDL语言进行设计，通过拷贝HDL设计工程、bin文件等方式，可以盗取到相应程序，极易造成程序泄密，会给军事通信领域会造成极大的风险。

技术实现思路

[0004]本专利技术实施例提供了一种防止FPGA程序泄密的方法、装置、FPGA及存储介质，以至少解决上述存在的技术问题之一。
[0005]第一方面，本专利技术实施例提供了一种防止FPGA程序泄密的方法，其特征在于，包括：
[0006]在FPGA上电后，读取所述FPGA的编码；
[0007]读取嵌入当前运行程序FPGA编码库，将所述FPGA的编码与所述可执行程序的FPGA编码库的数据进行匹配；
[0008]在匹配不一致时，对FPGA执行全局复位操作，以使得所述FPGA不能运行程序。
[0009]进一步的，所述方法还包括：
[0010]在匹配一致时，运行所述程序。
[0011]进一步的，所述接对FPGA执行全局复位操作包括：
[0012]拉高复位信号rst。
[0013]进一步的，所述读取所述FPGA的编码包括：
[0014]降低时钟频率，以方便读取所述FPGA的编码。
[0015]进一步的，所述降低时钟频率，包括：
[0016]利用锁相环将时钟频率降低到40Mhz；
[0017]利用分频器将时钟频率降低到4Mhz。
[0018]更进一步的，所述程序使用HDL语言编写。
[0019]第二方面，本专利技术实施例还提供了一种防止FPGA程序泄密的装置，包括：
[0020]读取模块，用于在FPGA上电后，读取所述FPGA的编码；
[0021]匹配模块，用于读取预先存储的可执行程序的FPGA编码库，将所述FPGA的编码与
所述可执行程序的FPGA编码库的数据进行匹配；
[0022]复位模块，用于在匹配不一致时，对FPGA执行全局复位操作，以使得所述FPGA不能运行程序。
[0023]进一步的，所述装置，还包括：
[0024]运行模块，用于在匹配一致时，运行所述程序。
[0025]进一步的，所述复位模块，包括：
[0026]拉高单元，用于拉高复位信号rst。
[0027]进一步的，所述读取模块，包括：
[0028]降低单元，用于降低时钟频率，以方便读取所述FPGA的编码。
[0029]进一步的，所述降低单元，包括：
[0030]锁相环降低子单元，用于利用锁相环将时钟频率降低到40Mhz；
[0031]分频器降低子单元，用于利用分频器将时钟频率降低到4Mhz。
[0032]进一步的，所述程序使用HDL语言编写。
[0033]第三方面，本专利技术实施例还提供了一种FPGA,用于执行上述任一实施例提供的防止FPGA程序泄密的方法。
[0034]第四方面，本专利技术实施例还提供了一种包含可执行指令的存储介质，所述可执行指令在由FPGA执行时用于执行如上述实施例提供的防止FPGA程序泄密的方法。
[0035]本专利技术实施例提供的防止FPGA程序泄密的方法、装置、FPGA及存储介质，通过读取当前运行程序的FPGA的编码，并将所述编码与嵌入到当前运行程序FPGA编码库中的编码进行匹配，在匹配不一致时，对FPGA执行全局复位操作，以使得不在允许运行程序的FPGA上无法执行所述程序。可以避免通过复制程序的方式在多个FPGA上运行，即使程序被盗取，也不能正常运行。能够增强FPGA运行程序的安全性。
附图说明
[0036]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0037]图1是本专利技术实施例一提供的防止FPGA程序泄密的方法的流程示意图；
[0038]图2是本专利技术实施例一提供的防止FPGA程序泄密的方法的中的判断逻辑流程示意图；
[0039]图3是本专利技术实施例二提供的防止FPGA程序泄密的装置的结构示意图。
具体实施方式
[0040]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0041]实施例一
[0042]图1为本专利技术实施例一提供的防止FPGA程序泄密的方法的流程图，本实施例可适用于防止FPGA程序被盗取运行的情况，该方法可以由防止FPGA程序泄密的装置来执行，该装置可由软件/硬件方式实现，并可集成于FPGA中。
[0043]参见图1，所述防止FPGA程序泄密的方法，包括：
[0044]S110，在FPGA上电后，读取所述FPGA的编码。
[0045]FPGA是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物，采用逻辑单元阵列LCA(Logic Cell Array)，内部包括配置逻辑模块CLB(Configurable Logic Block)、输入输出模块IOB(Input Output Block)和内部连线(Interconnect)三个部分，利用小型查找表的组合逻辑来实现，具有反复编程、使用灵活的特点，是ASIC电路设计中周期最短、开发费用最低、风险最小的器件之一，广泛应用于通信、图像处理、雷达、声呐、导航定位等领域，特别是在定制化程度高的军事领域，FPGA发挥着重要作用。
[0046]PGA作为程序运行的主体，在上电后，开始运行程序。在本实施例中，读取FPGA的编码作为所述程序的一部分，首先被执行。所述FPGA的编码，即Device DNA。每一个FPGA都有一个独特的ID，也就是Device DNA。在FPGA芯片生产的时候就已经写死在芯片的eFuse寄存器中，因为使用的是熔断技术具有不可修改的属性。Device DNA可以是57bit或96bit。
[0047]示例性的，读取所述FPGA的编码，可以采用以下方式实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种防止FPGA程序泄密的方法，其特征在于，包括：在FPGA上电后，读取所述FPGA的编码；读取嵌入当前运行程序FPGA编码库，将所述FPGA的编码与所述可执行程序的FPGA编码库的数据进行匹配；在匹配不一致时，对FPGA执行全局复位操作，以使得所述FPGA不能运行程序。2.根据权利要求1所述的方法，其特征在于，所述方法还包括：在匹配一致时，运行所述程序。3.根据权利要求1所述的方法，其特征在于，所述接对FPGA执行全局复位操作包括：拉高复位信号rst。4.根据权利要求1所述的方法，其特征在于，所述读取所述FPGA的编码包括：降低时钟频率，以方便读取所述FPGA的编码。5.根据权利要求4所述的方法，其特征在于，所述降低时钟频率，包括：利用锁相环将时钟频率...

【专利技术属性】
技术研发人员：范玉进，赵保磊，李羚梅，刘博，云天嵩，何海星，刘彧涵，蒋航，朱保攀，王伟，
申请(专利权)人：天津光电通信技术有限公司，
类型：发明
国别省市：