一种带异步置位复位的CMOS混合型边沿忆阻D触发器电路制造技术

本发明专利技术公开了一种带异步置位复位的CMOS混合型边沿忆阻D触发器电路，电路具有非易失的特点并且带有异步置位复位功能。整个电路包括三个模块：前级忆阻D锁存器模块，后级忆阻D锁存器模块以及异步忆阻置位复位模块。前级忆阻D锁存器模块包括MOS管T1、T2、T3、T4和T5，忆阻器M1，电阻R1以及2个CMOS反相器N1和N2；后级忆阻D锁存器模块包括MOS管T6、T7、T8、T9和T

【技术实现步骤摘要】
一种带异步置位复位的CMOS混合型边沿忆阻D触发器电路


[0001]本专利技术属于电路设计
，涉及一种忆阻D触发器电路，具体涉及一种带异步置位复位的CMOS混合型边沿忆阻D触发器电路，实现上升沿触发、具有非易失性的特点和异步置位复位功能。

技术介绍

[0002]忆阻器最早于1971年被提出，作为新型器件已经被广泛研究，针对忆阻器的非易失性和滞回等特性，将忆阻器应用于神经网络、存储器、数字逻辑电路等领域的研究已经相对比较全面。但是由于纳米技术存在制作困难和成本高等不足，忆阻器还未作为一个商业产品走向市场，目前主要利用忆阻器的各种等效电路模型和数学模型来设计电路，其中阈值型忆阻器模型可以使忆阻器工作在高低阻态上，类似开关的特性，非常适合应用于数字逻辑电路，比如与、或、异或等忆阻逻辑运算单元，以及加法器、乘法器等忆阻组合逻辑电路，但是目前对忆阻时序逻辑电路特别是触发器电路的研究还较少。

技术实现思路

[0003]针对现在技术和研究成本上所存在的问题，本专利技术提供了一种带异步置位复位的CMOS混合型边沿忆阻D触发器电路，其中的忆阻器采用Biolek阈值型忆阻器，可对该模型的最大阻值R
off
、最小阻值R
on
、参数β(用于控制忆阻器模型的阻值变化速率，一般为10
13
)、阈值电压V
t
等关键参数进行直接调整。
[0004]本专利技术解决技术问题所采取的技术方案如下：
[0005]一种带异步置位复位的CMOS混合型边沿忆阻D触发器电路，包括前级忆阻D锁存器模块、异步忆阻置位复位模块和后级忆阻D锁存器模块。其中，前级忆阻D锁存器模块包括MOS管T1、T2、T3、T4和T5，忆阻器M1，电阻R1以及CMOS反相器N1和N2；后级忆阻D锁存器模块包括MOS管T6，T7，T8，T9和T
10
，忆阻器M2，电阻R2以及CMOS反相器N5和N6；异步忆阻置位复位模块包括忆阻器M3、M4、M5、M6、M7、M8和M9以及反相器N7和N8；用于时钟输入的CMOS反相器N3和N4；其中MOS管T2、T4、T5、T6、T8和T
10
为NMOS晶体管，T1、T3、T7和T9为PMOS晶体管，M1、M2、M3、M4、M5、M6、M7、M8和M9均为Biolek阈值型忆阻器。在前级忆阻D锁存器模块内，T1、T2、T3、T4和T5的栅极连接反相器N3的输出端和N4的输入端相连接作为前级忆阻D锁存器模块的时钟输入口；T2的源极作为前级忆阻D锁存器模块的信号输入端也即整个边沿忆阻D触发器的输入端D，T2的漏极连接T1和T4的漏极；T1的源极连接直流电压V2；T4的源极连接电阻R1的一端、忆阻器M1的负端和反相器N1的输入端；T3的源极连接直流电压V1，漏极连接忆阻器M1的正端和T5的源极；T5的漏极连接反相器N1的输出端和反相器N2的输入端；电阻R1的另一端连接地；反相器N2的输出端作为前级忆阻器D锁存器模块的输出端Q1；在后级忆阻D锁存器模块内，T6、T7、T8、T9和T
10
的栅极连接反相器N4的输出端作为后级忆阻D锁存器模块的时钟输入口；MOS管T6的源极作为后级忆阻D锁存器模块的信号输入口连接前级忆阻D锁存器的输出端Q1(反相器N2的输出端)，T6的漏极连接T7和T8的漏极；MOS管T7的源极连接直流电压V3；MOS管T8的源极连接电阻
R2的一端、忆阻器M2的负端和反相器N5的输入端；MOS管T9的源极连接直流电压V4，漏极连接忆阻器M2的正端和MOS管T
10
的源极；MOS管T
10
的漏极连接反相器N5的输出端和反相器N6的输入端；电阻R2的另一端连接地；反相器N6的输出端作为后级忆阻D锁存器模块的信号输出端Q2。异步忆阻置位复位模块作为D触发器的外加电路，其连接为：反相器N7的输入端与忆阻器M3的正端连接在一起作为置位信号S的输入端，N7的输出端连接忆阻器M5的正端；反相器N8的输入端作为复位信号R的输入端，N8的输出端连接忆阻器M6和M4的正端；忆阻器M7的正端连接后级忆阻D锁存器模块的输出端Q2(反相器N6的输出端)；忆阻器M3和M4的负端连接连接忆阻器M8的负端；忆阻器M5、M6和M6的负端连接连接忆阻器M9的负端；忆阻器M8和M9的负端连接作为整个边沿忆阻D触发器最终输出端Q。
[0006]更进一步地，电阻R1的阻值需远远大于忆阻器M1设定的最大阻值且远远小于设定的最小阻值；电阻R2的阻值需远远大于忆阻器M2设定的最大阻值且远远小于设定的最小阻值。
[0007]更进一步地，电压V1、V2、V3和V4为直流电压，V2和V3设定高电平，直流电压V1和V4的电压小于忆阻器M1和M4所设定的阈值电压。
[0008]更进一步地，置位信号S和复位信号R不能同时1。
[0009]与现有技术相比，本专利技术提出了一种带异步置位复位的CMOS混合型边沿忆阻D触发器，其设计思路是将2个由CMOS与忆阻器混合构成的忆阻D锁存器级联构成，并且添加由忆阻器构成的异步置位复位电路，电路结构简单，功能齐全，系统的集成度高。前级忆阻D锁存器模块和后级忆阻D锁存器模块由忆阻器与CMOS混合构成，电路具有非易失性。异步忆阻置位复位模块由忆阻器构成的与门和或门构建而成，该模块使D触发器具有异步置位和复位的功能。本专利技术采用Biolek阈值型忆阻器模型，利用该阈值型忆阻器与CMOS实现了带异步置位复位的混合型边沿忆阻器D触发器电路具有非易失性，拥有异步置位和复位功能。
附图说明
[0010]图1是本专利技术的电路结构框图。
[0011]图2是本专利技术所采用忆阻器的电路符号。
[0012]图3是本专利技术所采用阈值型忆阻器模型的电流-电压曲线图。
[0013]图4是本专利技术的具体电路结构图。
[0014]图5是本专利技术的仿真波形图。
具体实施方式
[0015]为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及专利技术实例，对本专利技术进一步说明。
[0016]图1是本专利技术的电路结构框图，本专利技术将前级忆阻D锁存、后级忆阻D锁存器和忆阻异步置位复位电路各作为一个模块，将这3个模块依次连接起来构建带异步置位复位的CMOS混合型边沿忆阻D触发器。如图1所示，构建边沿忆阻D触发器的方式是将前级忆阻D锁存器模块和后级D锁存器模块通过级联的方式构成，本专利技术还为使整个D触发器添加了完全由忆阻器构成的异步置位复位电路，整个D触发器使用的器件数量大大减少，电路结构简单，可以极大提高速度并降低功耗。
[0017]图2是本专利技术采用Biolek提出的阈值型忆阻器模型的电路符号，图3是忆阻器在外加正弦激励信号下的电流-电压波形，其中忆阻器相关参数设定为：β＝10
13
、R
off
＝100kΩ、R
on
＝800Ω、V
t
＝4.5V；外加正弦电压激励相关参数设定为：幅度为6V，频率本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带异步置位复位的CMOS混合型边沿忆阻D触发器电路，其特征在于整个电路包括前级忆阻D锁存器模块、异步忆阻置位复位模块和后级忆阻D锁存器模块，其中，前级忆阻D锁存器模块包括MOS管T1、T2、T3、T4和T5，忆阻器M1，电阻R1以及CMOS反相器N1和N2；后级忆阻D锁存器模块包括MOS管T6、T7、T8、T9和T
10
，忆阻器M2，电阻R2以及CMOS反相器N5和N6；异步忆阻置位复位模块包括忆阻器M3、M4、M5、M6、M7、M8和M9以及反相器N7和N8；用于时钟输入的CMOS反相器N3和N4；其中MOS管T2、T4、T5、T6、T8和T
10
为NMOS晶体管，T1、T3、T7和T9为PMOS晶体管，M1、M2、M3、M4、M5、M6、M7、M8和M9均为Biolek阈值型忆阻器；在前级忆阻D锁存器模块内，T1、T2、T3、T4和T5的栅极连接反相器N3的输出端和N4的输入端作为前级忆阻D锁存器模块的时钟输入口；T2的源极作为前级忆阻D锁存器模块的信号输入端也即整个边沿忆阻D触发器的输入端D，T2的漏极连接T1和T4的漏极；T1的源极连接直流电压V2；T4的源极连接电阻R1的一端、忆阻器M1的负端和反相器N1的输入端；T3的源极连接直流电压V1，漏极连接忆阻器M1的正端和T5的源极；T5的漏极连接反相器N1的输出端和反相器N2的输入端；电阻R1的另一端连接地；反相器N2的输出端作为前级忆阻器D锁存器模块的输出端Q1；在后级忆阻D锁存器模块内，T6、T7、T8、T9和T
10
的栅极连接反相器N4的输出端作为后级忆阻D锁存器模块的时钟输入口；MOS管T6的源极作为后级忆阻D锁存器模块的信号输入口连接前级忆阻D锁存器的输出端Q1(反相器N2的输出端)，T6的漏极连接T7和T8的漏极；MOS管T7的源极连接直流电压V3；MOS管T8的源极连接电阻R2的一端、忆阻器M2的负端和反相器N5的输入端；MOS管T9的源极连接直流电压V4，漏极连接忆阻器M2的正端和MOS管T
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的源极；MOS管T
10
的漏极连接反相器N5的输出端和反相器N6的输入端；电阻R2的另一端连接地；反相器N6的输出端作为后级忆阻D锁存器模块的信号输出端Q2；异步忆阻置位复位模块其连接为：反相器N7的输入端与忆阻器M3的正端连接在一起作为置位信号S的输入端，N7的输出端连接忆阻器M5的正端；反相器N8的输入端作为复位信号R的输入端，N8的输出端连接忆阻器M6和M4的正端；忆阻器M7的正端连接后级忆阻D锁存器模块的输出端Q2(反相器N6的输出端)；忆阻器M3和M4的负端连接连接忆阻器M8的负端；忆阻器M5、M6和M6的负端连接连接忆阻器M9的负端；忆阻器M8和M9的负端连接作为整个边沿忆阻D触发器最终输出端Q。2.根据权利要求1所述的带异步置位复位的CMOS混合...

【专利技术属性】
技术研发人员：林弥，陈俊杰，李路平，王旭亮，韩琪，罗文瑶，吕伟锋，
申请(专利权)人：杭州电子科技大学，
类型：发明
国别省市：