增强型氮化镓基晶体管及其制备方法、电子装置制造方法及图纸

本申请实施例提供的增强型氮化镓基晶体管及其制备方法、电子装置。增强型氮化镓基晶体管，包括层叠设置的衬底、功能层和晶体管层。晶体管层包括掺杂帽层、栅极、源极和漏极。掺杂帽层、源极和漏极均与功能层的表面接触且彼此隔离，掺杂帽层位于源极和漏极之间。栅极设置在掺杂帽层的远离功能层的表面。掺杂帽层中具有至少一个掺杂区域，且掺杂区域的上表面为掺杂帽层朝向栅极的表面的至少一部分。掺杂区域的上表面与栅极的下表面相接触。其中，栅极的下表面为栅极朝向掺杂帽层的表面。本申请实施例提供一种增强型氮化镓基晶体管及其制备方法、电子装置，能降低器件的栅极漏电，提高栅压摆幅。摆幅。摆幅。

【技术实现步骤摘要】
增强型氮化镓基晶体管及其制备方法、电子装置


[0001]本申请实施例涉及电子
，尤其涉及一种增强型氮化镓基晶体管及其制备方法、电子装置。

技术介绍

[0002]氮化镓(Gallium Nitride，GaN)基材料作为半导体材料，具有禁带宽度大、临界击穿电场高、电子饱和和漂移速度高，以及化学性质稳定等特点，在微电子和光电子领域应用广泛。基于氮化镓基材料的高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)具有高击穿电压、低导通电阻、高工作频率以及器件体积小等特点，已成为高功率开关器件的常用材料。功率开关器件一般为增强型(Enhancement-Mode，E-mode)器件，这是为了避免关断耗尽型器件所需的负栅压供电，进而实现更加安全的开关操作。
[0003]目前，制作增强型器件的方法主要有刻蚀凹栅结构、栅下F离子注入处理或栅下形成P型帽层。其中，栅下形成P型帽层包括形成栅下P型InGaN帽层或形成栅下P型AlGaN帽层。栅下形成的P型帽层具有高阈值电压的优点，其中，高阈值电压增强型特性更稳定，控制起来更容易，因此，P型帽层在增强型器件的制作中应用较为广泛。
[0004]但是，当P型帽层增强型器件导通时，在正向栅压偏置下肖特基结处于反偏状态，会产生栅极泄露电流，降低器件的栅压摆幅。

技术实现思路

[0005]本申请实施例提供一种增强型氮化镓基晶体管，能够降低器件的栅极漏电，并提高栅压摆幅。此外，本申请还提供了应用该增强型氮化镓基晶体管的电子装置和该增强型氮化镓基晶体管的制备方法。
[0006]第一方面，本申请实施例提供一种增强型氮化镓基晶体管，包括层叠设置的衬底、功能层和晶体管层。衬底位于功能层的一侧，晶体管层位于功能层背离衬底的一侧。晶体管层包括掺杂帽层、栅极、源极和漏极，掺杂帽层、源极和漏极均与功能层的表面接触且彼此隔离，掺杂帽层位于源极和漏极之间。栅极设置在掺杂帽层的远离功能层的表面。
[0007]掺杂帽层中具有至少一个掺杂区域，且掺杂区域的上表面为掺杂帽层朝向栅极的表面的至少一部分，掺杂区域的上表面与栅极的下表面相接触，其中，栅极的下表面为栅极朝向掺杂帽层的表面。由于栅极的下表面与掺杂区域的上表面相接触，当栅极施加电压时，在电场的作用下，与栅极接触的掺杂区域向掺杂帽层发生载流子扩散，在掺杂帽层内形成耗尽区，直至掺杂区域与掺杂帽层合并，合并后的掺杂帽层和掺杂区域将栅极表面的电流通道夹断，从而降低栅极漏电，提高栅压摆幅，进而提高了增强型氮化镓基晶体管的可靠性。
[0008]在第一方面的一种可能的实施方式中，掺杂区域为N型高浓度掺杂区，掺杂帽层为P型帽层。当栅极施加电压时，N型高浓度掺杂区和P型帽层形成PN结，在该增强型氮化镓基晶体管正向导通时，N型高浓度掺杂区和P型帽层形成PN结能将栅极表面的电流通道夹断，
从而降低栅极漏电，提高栅压摆幅，进而提高了增强型氮化镓基晶体管的可靠性。
[0009]在第一方面的一种可能的实施方式中，掺杂区域的上表面与栅极的部分下表面相接触，或者，掺杂区域的上表面的边缘与栅极的下表面的边缘重合。
[0010]在掺杂帽层中形成的掺杂区域的上表面只要与栅极的一部分下表面相接触，或者，掺杂区域的上表面的至少部分边缘与栅极的下表面的至少部分边缘重合，与栅极接触的掺杂区域即可向掺杂帽层扩散。这样，不需要在注入掺杂或者扩散掺杂以形成掺杂区域时，精确控制形成掺杂区域的形状和位置，节省了形成掺杂区域的时间。
[0011]在第一方面的一种可能的实施方式中，掺杂区域的数量为至少两个，且至少两个掺杂区域间隔设置。这样，通过增加掺杂区域的数量，以保证掺杂区域的上表面具有与栅极的下表面有接触的部分。
[0012]在第一方面的一种可能的实施方式中，掺杂区域的掺杂深度小于或等于掺杂帽层的厚度，掺杂区的掺杂宽度小于或等于栅极的宽度的一半。这样，通过控制掺杂区域的掺杂深度，使掺杂区域的掺杂深度小于或等于掺杂帽层的厚度，避免掺杂区域延伸至与掺杂帽层接触的功能层内，通过控制掺杂区域的掺杂宽度，使掺杂区域的掺杂宽度小于或等于栅极的宽度的一半，在保证掺杂区域的上表面与栅极的至少部分下表面相接触的同时，获取最佳的耐压效果。
[0013]在第一方面的一种可能的实施方式中，掺杂帽层的厚度大于或等于1nm且小于或等于500nm。掺杂帽层的厚度根据增强型氮化镓基晶体管具体的性能进行选择。
[0014]在第一方面的一种可能的实施方式中，掺杂帽层与栅极欧姆接触或肖特基接触。掺杂帽层与栅极肖特基接触时，掺杂帽层与栅极的接触面形成的电子跃迁势垒高度较高，厚度较厚。
[0015]在第一方面的一种可能的实施方式中，掺杂帽层中掺杂有受主杂质。受主杂质使掺杂帽层容易吸引外界的一个自由电子进入掺杂帽层内，使掺杂帽层形成饱和状态。
[0016]在第一方面的一种可能的实施方式中，受主杂质为镁、钙、锌、铍、铁或碳中的一种，且受主杂质的掺杂浓度大于或等于1
×
10
16
cm-3
且小于或等于1
×
10
21
cm-3
。
[0017]在第一方面的一种可能的实施方式中，掺杂区域中具有施主杂质。施主杂质使掺杂区域内容易失去一个电子成为自由电子，以使自由电子进入掺杂帽层内。
[0018]在第一方面的一种可能的实施方式中，施主杂质为硅或氧，施主杂质的掺杂浓度大于或等于1
×
10
15
cm-3
且小于或等于1
×
10
20
cm-3
。通过在掺杂区域中选择性掺杂施主杂质，掺杂区域可以改善栅极的边缘电场，降低栅极的边缘击穿的可靠性风险。
[0019]在第一方面的一种可能的实施方式中，功能层包括依次层叠的成核层、高阻层、高迁移率层和势垒层，
[0020]成核层位于衬底与高阻层之间，势垒层位于掺杂帽层与高迁移率层之间。衬底起到了支撑覆盖在衬底上的功能层的作用。高阻层为在高阻层上生长或形成的高迁移率层进行缓冲作用。势垒层用于配合高迁移率层并在高迁移率层与势垒层相接区域通过极化作用产生二维电子气，从而导通电流。源极与漏极用于在电场效应下使二维电子气在高迁移率层内流动。栅极用于允许或阻碍二维电子气通过。
[0021]在第一方面的一种可能的实施方式中，势垒层为氮化铝镓、铟氮化镓或铝氮铟的一种或多种。
[0022]在第一方面的一种可能的实施方式中，势垒层为多层结构，势垒层中相邻的两层之间的材质不同。
[0023]第二方面，本申请实施例提供一种电子装置，包括上述的增强型氮化镓基晶体管和控制器，控制器和增强型氮化镓基晶体管连接。
[0024]电子装置通过设置增强型氮化镓基晶体管，增强型氮化镓基晶体管中栅极的下表面与掺杂区域的上表面相接触，当栅极施加电压时，在电场的作用下，与栅极接触的掺杂区域向掺杂帽层发生载流子扩散，在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种增强型氮化镓基晶体管，其特征在于，包括层叠设置的衬底、功能层和晶体管层，所述衬底位于所述功能层的一侧，所述晶体管层位于所述功能层背离所述衬底的一侧，所述晶体管层包括掺杂帽层、栅极、源极和漏极，所述掺杂帽层、所述源极和所述漏极均与所述功能层的表面接触且彼此隔离，所述掺杂帽层位于所述源极和所述漏极之间，所述栅极设置在所述掺杂帽层的远离所述功能层的表面；所述掺杂帽层中具有至少一个掺杂区域，且所述掺杂区域的上表面为所述掺杂帽层朝向所述栅极的表面的至少一部分，所述掺杂区域的上表面与所述栅极的下表面相接触，其中，所述栅极的下表面为所述栅极朝向所述掺杂帽层的表面。2.根据权利要求1所述的增强型氮化镓基晶体管，其特征在于，所述掺杂区域为N型高浓度掺杂区，所述掺杂帽层为P型帽层。3.根据权利要求1所述的增强型氮化镓基晶体管，其特征在于，所述掺杂区域的上表面与所述栅极的部分下表面相接触，或者，所述掺杂区域的上表面的边缘与所述栅极的下表面的边缘重合。4.根据权利要求3所述的增强型氮化镓基晶体管，其特征在于，所述掺杂区域的数量为至少两个，且至少两个所述掺杂区域间隔设置。5.根据权利要求1至4任一项所述的增强型氮化镓基晶体管，其特征在于，所述掺杂区域的掺杂深度小于或等于所述掺杂帽层的厚度，所述掺杂区的掺杂宽度小于或等于所述栅极的宽度的一半。6.根据权利要求1或2所述的增强型氮化镓基晶体管，其特征在于，所述掺杂帽层中掺杂有受主杂质。7.根据权利要求1或2所述的增强型氮化镓基晶体管，其特征在于，所述掺杂区域中具有施主杂质。8.一种电子装置，其特征在于，包括权利要求1至7任一项所述的增强型氮化镓基晶体管和控制器，所述控制器和所述增强型氮...

【专利技术属性】
技术研发人员：曲爽，庄建治，王晓亮，李巍，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：