一种基于RTC芯片的FPGA重新加载固件系统及方法技术方案

本发明专利技术提供了一种基于RTC芯片的FPGA固件重新加载方法。FPGA芯片在固件升级完成后需要重新上电或通过拉低芯片复位引脚来完成固件的重新加载，否则新固件不能运行。本发明专利技术提出了在FPGA升级完固件后，FPGA对RTC芯片配置，启动定时功能。RTC芯片在定时完成后，其中断输出引脚会输出低电平，低电平经过边沿提取电路完成下降沿的提取，在提取下降沿后输出低电平，再恢复至高电平，边沿提取电路输出脚控制FPGA的硬复位引脚拉低再拉高，实现固件的重新加载。载。载。

【技术实现步骤摘要】
一种基于RTC芯片的FPGA重新加载固件系统及方法


[0001]本专利技术涉及RTC芯片
，具体涉及一种基于RTC芯片的FPGA重新加载固件系统及方法。

技术介绍

[0002]FPGA芯片在固件烧录完成或者在升级完成后一般需要整个系统重新断电再上电，也有部分利用arm或其他mcu芯片通过控制FPGA的复位引脚来完成FPGA芯片固件的重新加载。
[0003]如专利申请文献CN109117205A公开了一种基于MCU和FPGA的双芯片加载方法，所述方法用于对具有第一芯片、第二芯片和单个固件程序存储装置的系统进行双芯片加载，所述第一芯片和所述第二芯片之间具有时钟和数据通信连接，所述第一芯片和第二芯片与所述固件程序存储装置通信连接。本专利技术的加载方法使得读出的数据可以分别进入MCU和FPGA，只要在配置FPGA的时候保证了其配置时序即可配置成功。这种加载方案减少了启动配置的时间降低了对于内存大小的依赖，其利用了MCU芯片来完成加载；再如，专利申请文献CN107656776A公开了一种FPGA加速卡的固件更新方法、装置及介质，该方法的步骤包括：以执行脚本的方式读取配置列表以获取待更新的FPGA加速卡所在的设备地址；获取FPGA加速卡的更新固件，并通过设备地址查找到FPGA加速卡，以将更新固件烧录至FPGA加速卡中；加载更新固件以更新FPGA加速卡。相比于人工的方式对FPGA加速卡逐一烧录更新固件；专利申请文献CN107515799A公开了一种平板探测器的固件加载方法，所述方法包括：将flash划分为存储出厂时固件数据的原厂区、存储升级时写入的固件数据的升级区、及存储原厂区和升级区的起始地址信息的基本信息区；平板探测器上电后，FPGA自动从基本信息区读取原厂区和升级区的起始地址信息，并保存在内部寄存器中，同时跳转至升级区的起始地址，读取升级区固件数据并进行校验，如果所有数据检验通过，则完成加载，FPGA正常启动；如果数据校验失败，则跳转至原厂区的起始地址，读取原厂区固件数据以完成加载；上述专利申请文献的固件方法成本高，实现过程复杂。

技术实现思路

[0004]为了解决上述技术问题，本专利技术提出了一种基于RTC芯片的FPGA固件重新加载方法及系统。为只有FPGA的系统实现在线升级后重新加载固件提出了一种新方法，相对于利用arm或其他cpu控制的在线重新加载fpga固件方法成本更低、实现更简单。
[0005]具体地，一方面，本专利技术提供了一种基于RTC芯片的FPGA重新加载固件方法，包括如下步骤：
[0006]S1：FPGA在在线更新完固件到存储器后，对RTC芯片寄存器进行配置，开启RTC模块定时功能，
[0007]S2：RTC芯片在定时时间结束后，使其中断输出引脚由高电平转为低电平，即RTC芯片当计数结束之后，其输出管脚会自动由高电平变成低电平；
[0008]S3：隔直模块检测到RTC模块中断输出引脚由高电平转为低电平后，低电平经过隔直模块完成下降沿的提取，隔直模块在提取下降沿后输出低电平，再恢复至高电平；
[0009]S4：复位模块检测到隔直模块的下降沿信号后，输出低电压信号至FPGA模块的复位引脚，使FPGA模块处于复位状态；当复位模块检测到隔直模块输出信号的上升沿信号，复位模块延时设定时间后将其输出设置为高电平；FPGA模块的复位引脚设置为高电平后重新加载存储器里更新过的固件；
[0010]S5：FPGA模块在更新固件重新启动后清除RTC模块的中断状态并关闭RTC模块的计时功能。
[0011]优选地，步骤S1中通过I2C接口对RTC芯片寄存器进行配置。
[0012]优选地，步骤S2中RTC芯片在倒计时5秒结束后，使其中断输出引脚IQR2由高电平转为低电平。
[0013]优选地，所述隔直模块包括边沿提取电路，所述边沿提取电路用于提取下降沿，边沿提取电路也可以提取上升沿，但是复位芯片的MR管脚只对下降沿有效。
[0014]优选地，步骤S4中复位模块延时延时20ms后将其输出设置为高电平。
[0015]另一方面，本专利技术提供了一种基于RTC芯片的FPGA重新加载固件系统，包括FPGA模块、RTC模块、隔直模块和复位模块；所述FPGA模块用于编程逻辑器件模块；RTC模块包括时钟模块，所述时钟模块用于定时；隔直模块包括边沿提取电路，边沿提取电路用于提取RTC模块中断输出的下降沿；复位模块用于复位FPGA模块，使其重新加载固件。
[0016]优选地，隔直模块包括边沿提取电路，边沿提取电路用于提取RTC模块中断输出的下降沿。
[0017]优选地，所述RTC模块包括RTC芯片，RTC芯片包括引脚vdd、引脚IQR2、引脚SCL、引脚SDA、引脚GND；所述复位模块包括引脚VDD、引脚MR、引脚GND和引脚RESET；所述边沿提取电路包括电容，电容的第一端口与所述引脚IQR2连接，电容的第二端口与所述引脚MR连接，所述FPGA模块包括引脚IO1、引脚IO2和引脚PS_POR_B；所述引脚SCL与所述引脚IO1连接，所述引脚SDA与所述引脚IO2连接，所述引脚RESET与所述引脚PS_POR_B连接。
[0018]优选地，所述RTC芯片的引脚vdd、引脚IQR2、引脚SCL和引脚SDA均与电源端连接，所述FPGA模块的引脚IO1和引脚IO2均与电源端连接。
[0019]优选地，所述RTC芯片和复位模块的引脚GND均接地。
[0020]与现有技术相比，本专利技术所产生的有益效果是：
[0021]本专利技术提出了一种基于RTC芯片的FPGA固件重新加载方法。为只有FPGA的系统实现在线升级后重新加载固件提出了一种新方法。单FPGA系统更新完固件后，需要对系统重新上电完成新固件的加载。此方法省去了对单FPGA系统更新完固件后重新上电的步骤，并且相对于利用arm或其他cpu控制的在线重新加载fpga固件方法功耗小、成本低、实现更简单。
附图说明
[0022]图1为本专利技术提供的基于RTC芯片的FPGA重新加载固件系统构图；
[0023]图2为本专利技术提供的基于RTC芯片的FPGA重新加载固件系统实现原理图。
具体实施方式
[0024]下面结合附图对本专利技术做进一步的详细说明。
[0025]如图1-2所示，本专利技术提供了一种基于RTC芯片的FPGA固件重新加载方法，RTC芯片是一种计时芯片，具有倒计时功能。FPGA芯片在固件升级完成后需要重新上电或通过拉低芯片复位引脚来完成固件的重新加载，否则新固件不能运行。本专利技术提出了在FPGA升级完固件后，FPGA对RTC芯片配置，启动定时功能。RTC芯片在定时完成后，其中断输出引脚会输出低电平。低电平经过边沿提取电路完成下降沿的提取，边沿提取电路在提取下降沿后输出维持20ms的低电平，再恢复至高电平。边沿提取电路输出脚控制FPGA的硬复位引脚拉低再拉高，实现固件的重新加载。
[0026]具体地，一方面，本专利技术提供了本专利技术提供了一种基于RTC芯片的FPGA重本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于RTC芯片的FPGA重新加载固件方法，其特征在于，包括如下步骤：S1：FPGA在在线更新完固件到存储器后，对RTC芯片寄存器进行配置，开启RTC模块定时功能，S2：RTC芯片在定时时间结束后，使其中断输出引脚由高电平转为低电平；S3：隔直模块检测到RTC模块中断输出引脚由高电平转为低电平后，低电平经过隔直模块完成下降沿的提取，隔直模块在提取下降沿后输出低电平，再恢复至高电平；S4：复位模块检测到隔直模块的下降沿信号后，输出低电压信号至FPGA模块的复位引脚，使FPGA模块处于复位状态；当复位模块检测到隔直模块输出信号的上升沿信号，复位模块延时设定时间后将其输出设置为高电平；FPGA模块的复位引脚设置为高电平后重新加载存储器里更新过的固件；S5：FPGA模块在更新固件重新启动后清除RTC模块的中断状态并关闭RTC模块的RTC芯片的计时功能。2.如权利要求1所述的基于RTC芯片的FPGA重新加载固件方法，其特征在于，步骤S1中通过I2C接口对RTC芯片寄存器进行配置。3.如权利要求1所述的基于RTC芯片的FPGA重新加载固件方法，其特征在于，步骤S2中RTC芯片在倒计时5秒结束后，使其中断输出引脚IQR2由高电平转为低电平。4.如权利要求1所述的基于RTC芯片的FPGA重新加载固件方法，其特征在于，所述隔直模块包括边沿提取电路，所述边沿提取电路用于提取下降沿。5.如权利要求1所述的基于RTC芯片的FPGA重新加载固件方法，其特征在于，步骤S4中复位模块延时20ms后将其输出设置为高电平。6.一种基于RTC芯片的FPGA重新加载固件系统，其特征在于...

【专利技术属性】
技术研发人员：殷习全，彭思龙，汪雪林，顾庆毅，
申请(专利权)人：苏州中科全象智能科技有限公司，
类型：发明
国别省市：