一种悬空管脚ESD保护结构制造技术

本实用新型专利技术公开了一种悬空管脚ESD保护结构，包括芯片和封装芯片的管壳；所述芯片上设有若干IO PAD，每个IO PAD均接入芯片上的ESD保护电路；管壳上设有与所述IO PAD数量不等的管脚；其中管壳上与所述若干IO PAD数量相等的一部分管脚一一对应地连接所述若干IO PAD，形成使用功能管脚；管壳上剩余另一部分为悬空管脚，悬空管脚上构造有管脚保护结构连接到就近的IO PAD上；本实用新型专利技术针对芯片IO PAD与封装管壳上的管脚数目不一致时造成部分悬空管脚的情况，在悬空管脚上构造管脚保护结构，利用IO PAD的ESD保护电路使得悬空的管脚也具备静电保护能力，防止悬空管脚出现静电造成ESD失效继而导致芯片失效的情况发生，实现整体芯片结构的高可靠性。结构的高可靠性。结构的高可靠性。

【技术实现步骤摘要】
一种悬空管脚ESD保护结构


[0001]本技术涉及ESD电路
，具体涉及一种悬空管脚ESD保护结构。

技术介绍

[0002]集成电路内部为硅加工的芯片，外部为封装管壳，将芯片1封装在管壳2内部，形成集成电路，其芯片上有IO PAD(简称“IO”)，负责数据传输，管壳上有管脚，与芯片IO是类似的作用，因此通常通过金属线将对应的芯片IO PAD与封装管壳的管脚连接，实现芯片信号与外部的联通。
[0003]如图1所示，芯片1部分管脚1、管脚3、管脚4通过连接线3分别与IO1、2、3连接，而每个IO PAD上都有ESD保护结构，因此上述管脚1、3、4可以得到很好的ESD保护。但通常外部管脚数量和内部IO pad数量不是一一对应，如图就出现管脚2、管脚5、管脚6为悬空管脚。
[0004]集成电路的所有管脚在实际使用中，都存在静电(ESD)失效风险，因此所有的管脚需要通过ESD测试才能出厂销售。而传统技术中，悬空管脚因为没有实际功能，在芯片测试时，不会测试悬空管脚，因此在ESD测试时也会直接跳过，不测试悬空管脚；但悬空管脚也是外部管脚，也同样会面临与普通信号管脚一样的ESD环境，实际使用中也会被人体或者设备等触碰到，因此悬空管脚发生人体或者设备等触碰时，悬空管脚上也同样会出现静电，而一旦悬空管脚上累计了静电，就容易造成ESD失效，导致芯片失效。
[0005]有鉴于此，特提出本技术。

技术实现思路

[0006]针对现有技术中的缺陷，本技术提供一种悬空管脚ESD保护结构，提高芯片可靠性。r/>[0007]为实现上述目的，本申请的技术方案如下：
[0008]一种悬空管脚ESD保护结构，包括芯片和封装芯片的管壳；所述芯片上设有若干IO PAD，每个IO PAD均接入芯片上的ESD保护电路；管壳上设有与所述IO PAD数量不等的管脚；其中管壳上与所述若干IO PAD数量相等的一部分管脚一一对应地连接所述若干IO PAD，形成使用功能管脚；管壳上剩余另一部分为悬空管脚，悬空管脚上构造有管脚保护结构连接到就近的IO PAD或管壳地。
[0009]作为一个优选实施例，上述的悬空管脚ESD保护结构中，所述管脚保护结构包括第一封装打线，各悬空管脚通过第一封装打线就近连接到芯片的IO PAD。
[0010]进一步的，上述的悬空管脚ESD保护结构中，多个悬空管脚通过第一封装打线连接到同一个所述芯片的IO PAD上。
[0011]作为一个优选实施例，上述的悬空管脚ESD保护结构中，所述管脚保护结构包括第二封装打线，所述悬空管脚通过第二封装打线连接就近的管壳使用功能管脚。
[0012]进一步的，上述的悬空管脚ESD保护结构中，多个悬空管脚通过第二封装打线连接到同一管壳使用功能管脚。
[0013]作为一个优选实施例，上述的悬空管脚ESD保护结构中，所述管脚保护结构包括第三封装打线，多个悬空管脚通过第三封装打线连接后，任意一个悬空管脚通过第三封装打线连接到芯片的IO PAD或管壳地。
[0014]作为一个优选实施例，上述的悬空管脚ESD保护结构中，所述管脚保护结构包括布置在所述芯片所在基板上的封装基板布线，多个悬空管脚通过封装基板布线连接至管壳使用功能管脚。
[0015]作为一个优选实施例，上述的悬空管脚ESD保护结构中，所述管脚保护结构包括在芯片上构造的冗余IO PAD，冗余IO PAD连接有所述ESD保护电路；所述管脚保护结构还包括第四封装打线，悬空管脚通过第四封装打线连接到芯片的冗余IO PAD。
[0016]作为一个优选实施例，上述的悬空管脚ESD保护结构中，所述ESD保护电路包括一级保护电路和二级保护电路，其中一级保护电路包括串联在电源与地之间的第一反向二极管和第二反向二极管，所述IO PAD接入该两二极管的连接节点；二级保护电路包括设置在电源与地之间的第一MOS管与第二MOS管，两MOS管的连接节点通过一保护电阻接入所述IO PAD；
[0017]所述第一MOS管为GGNMOS管，第二MOS管为GDPMOS管；第一MOS管源端、栅端和衬底接地且漏端接第二MOS管的源端，第二MOS管的栅端、衬底以及漏端接电源端。
[0018]作为一个优选实施例，上述的悬空管脚ESD保护结构中，所述ESD保护电路包括初级保护电路和次级保护电路，其中初级保护电路包括第三MOS管和第四MOS管，第三MOS管漏极接电源、源极接所述IO PAD、且栅极通过第一电阻接至电源，第四MOS管的源极接地、漏极接所述IO PAD、且栅极通过第二电阻接地；次级保护电路包括串联在电源与地之间的第三反向二极管和第四反向二极管，所述IO PAD接该两二极管的连接节点，该连接节点通过第三电阻接入所述芯片内部电路；
[0019]第三MOS管为PMOS管，第四MOS管为NMOS管。
[0020]本技术的有益效果体现在：
[0021]本技术提供的悬空管脚ESD保护结构中，针对芯片IO PAD与封装管壳上的功能管脚数目不一致时造成部分悬空管脚的情况，在悬空管脚上构造管脚保护结构，令悬空管脚通过封装打线就进连接到芯片IO PAD或已经接入芯片IO PAD的管壳功能管脚上，利用芯片IO PAD的ESD保护电路使得悬空的管脚也具备静电保护能力，防止在人体或者设备等触碰到悬空管脚而出现静电造成ESD失效继而导致芯片失效的情况发生，实现整体芯片结构的高可靠性。
附图说明
[0022]为了更清楚地说明本技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。
[0023]图1为现有技术中芯片的管脚示意图；
[0024]图2为本技术一实施例提供悬空管脚ESD保护结构的示意图；
[0025]图3为本技术另一实施例提供悬空管脚ESD保护结构的示意图；
[0026]图4为本技术另一实施例提供悬空管脚ESD保护结构的示意图；
[0027]图5为本技术另一实施例提供悬空管脚ESD保护结构的示意图；
[0028]图6为本技术另一实施例提供悬空管脚ESD保护结构的示意图；
[0029]图7为本技术另一实施例提供悬空管脚ESD保护结构的示意图；
[0030]图8为本技术一实施例提供的ESD保护电路原理图；
[0031]图9为本技术另一实施例提供的ESD保护电路原理图。
[0032]附图中，1-芯片，2-管壳；3-连接线；
[0033]100-芯片；101-管壳；102-IO PAD；103-管脚；104-悬空管脚；105-第一封装打线；106-第二封装打线；108-连接线；109-第三封装打线；110-第四封装打线；111-管壳地；112-封装基板布线；113-冗余IO PAD。
具体本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种悬空管脚ESD保护结构，包括芯片和封装芯片的管壳；其特征在于：所述芯片上设有若干IO PAD，每个IO PAD均接入芯片上的ESD保护电路；管壳上设有与所述IO PAD数量不等的管脚；其中管壳上与所述若干IO PAD数量相等的一部分管脚一一对应地连接所述若干IO PAD，形成使用功能管脚；管壳上剩余另一部分为悬空管脚，悬空管脚上构造有管脚保护结构连接到就近的IO PAD或管壳地。2.根据权利要求1所述的悬空管脚ESD保护结构，其特征在于：所述管脚保护结构包括第一封装打线，各悬空管脚通过第一封装打线就近连接到芯片的IO PAD。3.根据权利要求2所述的悬空管脚ESD保护结构，其特征在于：多个悬空管脚通过第一封装打线连接到同一个所述芯片的IO PAD上。4.根据权利要求1所述的悬空管脚ESD保护结构，其特征在于：所述管脚保护结构包括第二封装打线，所述悬空管脚通过第二封装打线连接就近的管壳使用功能管脚。5.根据权利要求4所述的悬空管脚ESD保护结构，其特征在于：多个悬空管脚通过第二封装打线连接到同一管壳使用功能管脚。6.根据权利要求1所述的悬空管脚ESD保护结构，其特征在于：所述管脚保护结构包括第三封装打线，多个悬空管脚通过第三封装打线连接后，任意一个悬空管脚通过第三封装打线连接到芯片的IO PAD或管壳地。7.根据权利要求1所述的悬空管脚ESD保护结构，其特征在于：所述管脚保护结构包括布置在所述芯片所在基板上的封装基板布线，多个悬空管脚通过封装基板布线连接至管壳使用功能管脚。...

【专利技术属性】
技术研发人员：马树永，
申请(专利权)人：伟芯科技绍兴有限公司，
类型：新型
国别省市：